ХАРКІВСЬКИЙ НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ

РАДІОЕЛЕКТРОНІКИ

РЯБЦЕВ ВОЛОДИМИР ГРИГОРОВИЧ

УДК 681.518.54:004.33

Методи і засоби автоматизованого

проектування діагностичного забезпечення

цифрових систем, що конфігуруються на

кристалі та мають Убудовану пам’ять

05.13.12 - системи автоматизації проектувальних робіт

АВТОРЕФЕРАТ

дисертації на здобуття наукового ступеня

доктора технічних наук

Харків - 2004

Дисертацією є рукопис.

Робота виконана в Черкаському державному технологічному університеті Міністерства освіти і науки України.

Науковий консультант

Офіційні опоненти:

Провідна установа

Захист відбудеться ___20.04_______ 2004 року о __1400__ годині на засіданні спеціалізованої вченої ради Д 64.052.02 у Харківському національному університеті радіоелектроніки за адресою: 61166, м. Харків, пр. Леніна, 14.

З дисертацією можна ознайомитися в бібліотеці Харківського національного університету радіоелектроніки за адресою: 61166, м. Харків, пр. Леніна, 14.

Автореферат розісланий ___19 березня_____ 2004 року.

Вчений секретар

спеціалізованої вченої ради Безкоровайний В.В.

ЗАГАЛЬНА ХАРАКТЕРИСТИКА РОБОТИ

Актуальність теми. Постійне зростання вимог до складності виробів електронної індустрії та мінімізації часу виходу на ринок нових систем призвело до протиріч між проектувальниками та виробниками електронних пристроїв. Можливості силіконової індустрії дозволяють реалізувати обчислювальні системи на одному кристалі (System-on-Chip, SoС), але випуск їх обмежується збільшенням строку реалізації проекту від виникнення задуму до виходу продукту на ринок (Time-to-Market, T2M).

Найбільш складною проблемою при виготовленні цифрових систем (ЦС), що конфігуруються на кристалі (Configurable System on a Chip, CSoС), є синтез тестів для діагностування й локалізації несправностей. Основним методом перевірки працездатності надвеликих інтегральних схем (НВІС) є тестове діагностування, що засноване на подачі на входи мікросхеми тестових наборів, які зберігаються в пам’яті каналів зв’язку з об’єктом і сформовані детермінованими, алгоритмічними або псевдовипадковими генераторами кодів.

Найбільші проблеми виникають при розробці програм тестів для діагностування та верифікації ЦС, що конфігуруються на кристалі та мають убудовані запам’ятовуючі пристрої. Причина тому – велика кількість станів, у яких ці пристрої можуть знаходитись, і яке в багатьох випадках виражається показовою функцією від кількості запам’ятовуючих комірок. Таким чином, розробка методів і засобів автоматизованого проектування діагностичного забезпечення ЦС, що конфігуруються на кристалі та мають убудовану пам’ять, є актуальною науковою проблемою технічної діагностики.

НВІС, які конфігуруються за замовленням користувача, ускладнюють методологію діагностування убудованої пам’яті, особливо, якщо до неї відсутній прямий доступ. Розташування убудованих запам’ятовуючих пристроїв визначається проектувальником і при цьому можливі декілька варіантів реалізації топології кристалів: –

запам’ятовуючі пристрої розміщуються на краю площі кристала, що забезпечує прямий доступ до пам’яті через буферні елементи введення/виведення;–

усі елементи убудованої пам’яті розташовані в центрі площі кристала і доступ до них можливий тільки через процесор; –

мікросхема містить декілька розділених один від одного запам’ятовуючих пристроїв, розміщених на крайніх секторах площі кристала, при цьому зростає число виводів, необхідних для забезпечення доступу до пам’яті.

Зв’язок роботи з науковими програмами, планами, темами. Дана робота відповідає напрямку розвитку науки й техніки, який вивчає розробку методів проектування і створення комп’ютеризованих систем і технологій. Принципи побудови швидкодіючих пристроїв, що мають мультипроцесорну структуру, розроблені в рамках виконання науково-дослідних тем: № 0812 368410 – “Дослідження принципів побудови систем контролю і діагностики блоків СМ-ЕОМ і АСОТ-ПС” (держ. реєстр. № 0184U028672); № 0812 523510 – “Дослідження принципів підвищення швидкодії функціонального тестування блоків елементів АСОТ-ПС і СМ-ЕОМ” (держ. реєстр. № 0184U077464). Основні результати роботи досягнуті при виконанні науково-дослідних робіт: № 145-92 – “Розробка алгоритмів і структур систем тестового контролю цифрових блоків з використанням мікропроцесорних елементів і ПЕОМ”, (держ. реєстр. №UA01007481P); № 145-94 – “Розробка системи автоматизованого проектування програмного забезпечення пристроїв тестового діагностування ВІС ОЗП та цифрових блоків” (держ. реєстр. № 0194U023409). У вище зазначених роботах автор брав участь як відповідальний виконавець і розробляв структуру, архітектуру, технічну документацію, резиденте і системне програмне забезпечення для автоматизованих систем тестового діагностування цифрових блоків, що містять напівпровідникові запам’ятовуючі пристрої та мікропроцесори, які виконані на базових матричних кристалах.

Мета та задачі дослідження. Метою дослідження є розробка математичних моделей ЦС, що конфігуруються на кристалі та мають убудовану пам’ять і пристроїв їх тестового діагностування; нових методів синтезу та верифікації програм тестів і інструментальних засобів автоматизованого проектування діагностичного забезпечення, що дозволить скоротити терміни та підвищити якість реалізації проектів.

Для досягнення даної мети необхідно вирішити наступні задачі:

а) створити метод ідентифікації логічного й фізичного перерізів моделі об’єкта діагнозу (ОД), що поєднує високу швидкодію з невеликими апаратними витратами;

б) створити метод об’єднання тестових векторів, що формуються алгоритмічним генератором і програмно-керованим формувачем детермінованих тестів;

в) синтезувати новий метод розпаралелювання мікрооперацій в алгоритмах тестів мультипроцесорних пристроїв тестового діагностування (ПТД) виробів напівпровідникової пам’яті;

г) створити форму відображення паралельно виконуваних мікрооперацій навантаженими дугами графа станів синтезованої програми;

д) розробити спеціалізовані мови для синтезу й налагодження тестових програм і компілюючи системи, які забезпечують їх мобільність.

Рішення перерахованих вище задач дозволить вирішити наступні задачі прикладного характеру:

а) створити інструментальні засоби розробки і налагодження програм верифікації моделей швидкодіючих мікросхем напівпровідникової пам’яті з метою забезпечення наочного і зручного способу надання результатів моделювання;

б) розробити алгоритм вибору оптимізованої послідовності тестів для виконання діагностування пристроїв напівпровідникової пам’яті;

в) розробити мультипроцесорну структуру ПТД виробів напівпровідникової пам’яті, що містить загальний керуючий процесор та декілька операційних процесорів і забезпечує досягнення необхідної швидкодії;

г) розробити принципи структурної організації комплексів тестового діагностування ЦС, що конфігуруються на кристалі та мають убудовану пам’ять.

Об’єктом дослідження є процес автоматизованого проектування апаратних і програмних засобів комплексів діагностування ЦС, що конфігуруються на кристалі та мають убудовану напівпровідникову пам’ять.

Предметом дослідження є математичні моделі об’єктів і засобів діагнозу, нові методи синтезу і верифікації програм тестів, інструментальні засоби автоматизованого проектування діагностичного забезпечення ЦС, що конфігуруються на кристалі та мають убудовану напівпровідникову пам’ять.

Методи дослідження базуються на використанні теорій лінійної алгебри, технічної діагностики, множин, автоматів і спрямованих графів. Для створення мов проблемно-орієнтованого програмування застосована теорія побудови компіляторів із використанням навантажених дерев.

Для рішення сформульованих задач розроблена системна модель діагностичного забезпечення в категоріях: ціль, задачі, алгоритми, засоби, процеси і проведені дослідження на всіх рівнях даної моделі.

Наукова новизна одержаних результатів полягає в тому, що вперше вирішена наукова проблема розробки математичних методів і засобів автоматизованого проектування діагностичного забезпечення ЦС, що конфігуруються на кристалі та мають убудовану напівпровідникову пам’ять, завдяки використанню нових моделей об’єктів і засобів діагнозу, ефективних методів і інструментальних засобів синтезу та верифікації програм тестів і швидкодіючих ПТД, що формують тестові вектори програмним і алгоритмічним способами.

Нові наукові результати, які отримані автором, полягають у наступному: –

вперше удосконалено моделі об’єктів діагностування, що для мікропроцесорних компонентів представлені в теоретико-множинному вигляді, а для запам’ятовуючих пристроїв, які містять несправності – у формі спрямованих графів, що відображають стани комірок пам’яті; –

розроблено нові моделі пристроїв діагностування ЦС, що конфігуруються на кристалі, мікросхем і модулів пам’яті, що забезпечують декомпозицію тестових векторів на рівнобіжні компоненти і відображення цих компонентів у просторі і часі на архітектуру мультипроцесорних систем; –

вперше запропоновано метод оцінки властивостей тестів діагностування запам’ятовуючих пристроїв, заснований на перетвореннях матриць суміжності графів станів мікросхем з константними несправностями і графів станів запам’ятовуючих комірок, що утворяться при виконанні тестів;–

вперше запропоновано метод об’єднання тестових векторів, що формуються алгоритмічним генератором і програмно-керованим формувачем детермінованих тестів за рахунок використання апаратно-мікропрограмного способу ідентифікації координат векторів і фізичних контактів пристроїв, що діагностуються;–

запропоновано новий метод перетворень матриць інциденцій графів адресних переходів, який дозволяє розпаралелити мікрооперації, що виконуються окремими операційними процесорами пристрою діагностування;–

удосконалено метод побудови контурів Ейлера за рахунок виконання можливого переходу в вершину з максимальним номером, якщо поточна вершина графа парна і з мінімальним номером, якщо вершина непарна, що забезпечило автоматизувати програмну реалізацію тестів, які виявляють відмови взаємного впливу сусідства комірок п’ятого й дев’ятого порядків; –

запропоновано новий метод автоматизованого формування програм тестів для мікросхем пам’яті заданої ємності шляхом заміни тих змінних, які мають функціональну залежність від ємності виробу, що діагностується; –

вперше розроблено метод підвищення швидкодії ПТД і зниження споживаної потужності в режимі підготування програм тестів за рахунок рівнобіжного зчитування з пам’яті тестових наборів для декількох суміжних тактів і видачі тестових векторів на входи ОД за допомогою регістрів зрушення на реальній робочій частоті; –

створено концепція побудови ПТД виробів напівпровідникової пам’яті, які містять взаємодіючі керуючій та операційні процесори, що дозволяє підвищити частоту діагностування в k раз, де k – коефіцієнт розпаралелювання операцій.

Практичне значення одержаних результатів. Для здійснення тестового діагностування ЦС, що конфігуруються на кристалі, розроблена ефективна технологія автоматизованого проектування діагностичного забезпечення, що дозволяє: –

підвищити продуктивність і ефективність виявлення відмов при діагностуванні ЦС класу СSoС, що містять убудовану пам’ять; –

підвищити швидкодію ПТД і знизити споживану потужність в режимі підготування програм тестів завдяки застосуванню нової структурної організації пам’яті каналів і мікросхем пам’яті, виготовлених по КМОН-технології та маючих мікропотужний режим збереження даних; –

застосувати U-Y-схеми алгоритмів шляхом використання векторної форми відображення паралельно виконуваних операцій навантаженими дугами графів стану програм пристроїв, що мають мультипроцесорну структуру; –

підвищити частоту діагностування мікросхем і модулів пам’яті за рахунок використання мультипроцесорної структури ПТД, що містить взаємодіючі керуючий та операційні процесори; –

розпаралелити мікрооперації, які виконуються окремими операційними блоками пристрою діагностування, який має мультипроцесорну структуру, шляхом застосування методу перетворень матриць інциденцій графів адресних переходів, що виникають під час виконання тестів; –

скоротити трудомісткість синтезу алгоритмів і програм тестів завдяки зручному відображенню мікрооперацій навантаженими дугами спрямованих графів та за рахунок виконання комп’ютерного моделювання спільної роботи діагностуючого пристрою і об’єкта діагнозу; –

синтезувати програми найбільш поширених тестів, наприклад, програми тестів “марш”, “хрест” й інших, придатних для практичного використання;–

задавати опис алгоритмів тестів АСЯП, ВВС5, ОВНЯ, ВВС9, що забезпечують виявлення відмов взаємного впливу сусідства комірок п’ятого й дев’ятого порядків на спеціалізованій алгоритмічній мові високого рівня ZALP, що скорочує трудомісткість проектних процедур; –

реалізувати формувач детермінованих тестів, який забезпечує формування тестів не тільки по програмах зовнішньої ПЕОМ, але і по резідентним підпрограмам; –

задавати параметри об’єкта діагностування й установити послідовність виконання діагностичних процедур на природній обмеженій мові за допомогою зручного лінгвістичного інтерфейсу, що дозволяє зменшити помилки користувачів.

Розроблено нові структурні рішення, архітектура, технічні і програмні засоби, які реалізовані в системі СКД-1, призначеної для контролю й діагностики ЦС і автоматизованої системи контролю мікросхем пам’яті АСКМ-1, промислові зразки яких виготовлені науково-виробничим об’єднанням “Імпульс”. Наукові положення, висновки, пропозиції й рекомендації, викладені в дисертації, використовуються у навчальному процесі в Черкаському державному технологічному університеті.

Особистий внесок здобувача. Постановка розглянутих у роботі задач і основні теоретичні результати належать особисто автору; результати прикладного характеру отримані при участі автора разом із колективами співробітників Науково-дослідного інституту керуючих обчислювальних машин і Черкаського державного технологічного університету. У роботах, що опубліковані спільно, автору належать: [1, 2] – лексика, синтаксис, семантика і прагматика проблемно-орієнтованої мови Prover; математична модель ПТД мікросхем пам’яті і моделі мікросхем пам’яті; [4] – принципи створення засобів візуалізації процесу моделювання мікросхем пам’яті; [5, 6, 22, 23] – метод синтезу алгоритмів тестів діагностування мікросхем пам’яті, у якому використовуються графи адресних переходів; [7, 35-41] – методи виявлення відмов мікросхем пам’яті, спричинених взаємним впливом сусідніх комірок, для реалізації яких використовуються контури Ейлера; [8, 17, 34] – алгоритм вибору оптимізованого набору тестів; [9, 15, 16, 30-33] – концепція інтеграції систем Prover і Active-HDL; [14, 18, 19, 21] – принципи побудови системи керування якістю модулів напівпровідникової пам’яті; [25-28] – методи підвищення швидкодії систем діагностування цифрових блоків і напівпровідникових запам’ятовуючих пристроїв; [29] – метод реконфігурації програм діагностування, що забезпечує виняток пропусків обертання до об’єкта діагнозу.

Апробація результатів дисертації. Основні результати роботи доповідалися та обговорювалися на науково-технічних семінарах: “Автоматизація проектування обчислювальної техніки” Харківського національного університету радіоелектроніки, 2002 р., “Критичні комп’ютерні технології і системи” Національного аерокосмічного університету ім. Н.Є. Жуковського “ХАІ”, 2003 р.; доповідалися на українських та міжнародних науково-технічних конференціях: “Автоматика-95”, м. Львів, 1995 р., “Автоматика-96”, м. Севастополь, 1996 р., “Автоматика-97”, м. Черкаси, 1997 р., “Автоматика-98”, м. Київ, 1998 р., “Автоматика-99”, м. Харків, 1999 р., “Автоматика-2000”, м. Львів, 2000 р., “Автоматика-2001”, м. Одеса, 2001 р., “Контроль і керування в технічних системах”, м. Вінниця, 1995, 1997, 1999 роки, “Прогресивна техніка і технологія машинобудування, приладобудування і зварювального виробництва”, м. Київ, 1998 р., “УкрОБРАЗ”, м. Київ, 2000 р., “УкрПРОГ’2000”, м. Київ, 2000 р., “Нові інформаційні технології в САПР і АСУ”, м. Київ, 2001 р., “УкрПРОГ’2002”, м. Київ, 2002 р., “Теорія і методика навчання математики, фізики, інформатики”, м. Кривий Ріг , 2002 р. , 2003 р. “Мікропроцесорні пристрої та системи в автоматизації виробничих процесів”, м. Хмельницький, 2003 р.

Публікації. За основними результатами роботи опубліковано 2 монографії, 22 статті в наукових, науково-технічних журналах і збірниках наукових праць, 4 описи авторських свідоцтв на винаходи, 13 тез доповідей в матеріалах Міжнародних і українських науково-технічних конференцій.

Структура й обсяг дисертації. Дисертаційна робота складається із вступу, восьми розділів, висновків, списку використовуваних джерел та шести додатків, загальний обсяг дисертації 373 сторінки, з яких основний зміст викладений на 293 сторінках друкованого тексту. Дисертація містить 78 рисунків і 30 таблиць. Список використовуваних джерел складається з 252 найменувань і займає 24 сторінки, додатки – 25 сторінок.

ОСНОВНИЙ ЗМІСТ РОБОТИ

У вступі обґрунтовується актуальність проблеми досліджень, представлено зв’язок роботи з науковими програмами, планами, темами. Дана характеристика наукової новизни та практичного значення отриманих результатів, наведені відомості про апробацію, публікації та використання результатів дослідження.

В першому розділі приведений сучасний стан цифрових систем, що конфігуруються на кристалі і поєднують на одному кристалі типові вузли, характерні для процесорної системи: ядро мікропроцесора, блок пам’яті і набір периферійних пристроїв. Показано, що сучасні НВІС запам’ятовуючих пристроїв містять контролер, який програмується, і високодіючий інтерфейс прийому-передачі даних, що дозволяє віднести їх до цифрових систем, які містять убудовану пам’ять. Однак при додаванні в мікросхеми пам’яті логічних пристроїв виникають нові і невідомі механізми помилок, що не властиві попереднім поколінням оперативних запам’ятовуючих пристроїв (ОЗП). Щоб забезпечити високу якість діагностування ОЗП потрібно комбінувати детерміновані тестові впливи з тестовими наборами, які формуються алгоритмічним способом. Приведено огляд сучасного стану устаткування для тестового діагностування цифрових систем. Приведений огляд дозволив сформулювати мету і задачі дослідження.

Другий розділ містіть функціональну модель цифрової системи, що конфігурується на кристалі, яка представлена у вигляді сукупності наступних елементів:

MPL = <X/V, Y/W, C, LS, PR(X, Z)>,

де X – множина вхідних векторів, які подаються на вхідні термінальні шини V; Y – множина вихідних векторів, які формуються вихідними термінальними шинами W; C– список компонентів мікросхеми; LS – множина зв’язків компонентів мікросхеми; PR(X, Z) – набір процедур перетворення вхідної послідовності векторів у послідовність станів Z і вихідних векторів Y.

Усі компоненти розподіляються на два види: C={Ccon, Cvar}, де Ccon – компоненти, що мають фіксовану структуру і функції; C var – компоненти, що застосовуються для формування частини, яка конфігурується користувачем. Множина зв’язків мікросхеми програмувальної логіки складається з двох підмножин: L = {LS1, LS2}, де LS1 – підмножина зв’язків, що реалізуються фірмою-виготовлювачем способами мікроелектронної технології; LS2– підмножина зв’язків, які задаються користувачем і визначаються файлом конфігурації.

Набір процедур перетворення даних визначається наступним виразом:

де n – кількість компонентів мікросхеми; m – кількість тактів, необхідних для виконання перетворень даних, визначених функціональним призначенням мікросхеми; Zj – множина внутрішніх станів j-ой компоненти; t – модельний час; fj, gj – характеристичні функції переходів і виходів.

Модель мікропроцесорної складової CSoС представлена сукупністю функцій, які реалізовані його устаткуванням, що розділяється на механізми обробки даних, керування обробкою, збереження і передачі даних, керування передачею даних. Модель механізму збереження і передачі даних найбільш зручно представляється у вигляді графа реєстрових передач (ГРП), що містить вершини:

,

де IN, OUT – вершини, що відображають зовнішнє середовище; Ri – регістр.

Модель запам’ятовуючого пристрою в справному стані, яка запропонована Хейсом, представлена в вигляді цифрового автомата, що має S станів:

,

де n – число комірок пам’яті.

Кількість операцій О, що змінють стани комірок пам’яті, визначається по формулі:

Розглянуто константні несправності запам’ятовуючого пристрою – “константний нуль” і “константна одиниця” комірок пам’яті. Дані несправності можна представити у виді модифікованих моделей Хейса, в яких одна чи кілька комірок не змінюють свій стан. Модель запам’ятовуючого пристрою, що містить несправність “константа одиниця” комірки, адреса якої дорівнює нулю, приведена на рис. 1. Така комірка не може переключитися в нульовий стан і тому стани, які позначені на рис. 1 пунктиром, виявляться неприпустимими.

Для діагностування ОЗП найбільше часто застосовується тест “марш”, що формує Sm станів комірок пам’яті, кількість яких визначається по формулі:

Послідовність зміни станів комірок пам’яті при виконанні тесту “марш” приведена на рис. 2. Кількість операцій Om, які змінюють стани комірок пам’яті при виконанні тесту “марш”, дорівнює:

Для виконання дослідження діагностичних властивостей тесту “марш”, при цьому використані матриці суміжності графів станів мікросхеми пам’яті, що відображають процеси, які протікають. Матриця суміжності графа є квадратна матриця Її рядки відповідають початковим станам, а стовпці станам переходів. Елемент матриці на перетин і-того рядка і j-того стовпця містять значення операцій при наявності переходу зі стана Si у стан Sj. У противному випадку, елемент mi,j порожній.

Матриця суміжності діаграми станів Mtm автомата, що реалізує тест “марш”, представлена нижче. |

R(A) | W(A0) | W(A2)

V(A0) | R(A) | W(A1)

Mtm= | V(A1) | R(A) | W(A2)

V(A2) | R(A) | W(A1) | .

V(A1) | R(A) | W(A0)

V(A2) | V(A0) | R(A)

Для оцінки можливості виявлення константних несправностей тестом “марш” визначимо різниці між елементами, що мають однакові індекси, матриці суміжності тесту “марш” Mtm і матрицями суміжності станів мікросхем, що мають константні несправності: (mij)no = (mij)tm\(mij)nk.

В результаті виконаних обчислень одержуємо матрицю нездійсненних операцій, викликаних відмовленнями даних типів. Операція різниці виконується так само, як для елементів множин. Матриця нездійсненних операцій Mnk1 для несправності “константа одиниця” представлена нижче. |

R(A) | W(A0) | W(A2)

V(A0)

Mnk1=

| V(A2) | R(A) | W(A1) | .

V(A1) | R(A) | W(A0)

V(A0)

При виконанні тесту “марш” для трьох комірок пам’яті забезпечується перевірка можливості формування наступних станів 000, 001, 011, 111, 110 і 100. В моделі з несправністю “константа одиниця” нульової комірки відсутні стани 000, 110 і 100, що формуються тестом “марш”, отже, константні несправності запам’ятовуючих комірок тестом “марш” виявляються.

Для оцінки можливості виявлення відмовлень інших видів, у тому числі перемежованих відмовлень, визначимо різниці між елементами матриці суміжності діаграми станів справної мікросхеми і елементами матриці суміжності діаграми станів, сформованих тестом “марш”. В результаті обчислень одержимо матрицю операцій Mno, що не виконуються тестом “марш”. |

W(A1)

W(A2)

V(A1) | R(A) | W(A0) | W(A2) | Mno= | V(A0)

| W(A0) | .

V(A2) | V(A0) | R(A) | W(A1)

V(A2)

V(A1)

В результаті аналізу елементів отриманої матриці Mno можна зробити висновок, що при виконанні тесту “марш” для трьох комірок не формуються 12 операцій запису даних (половина з усіх можливих операцій запису даних, які можна виконати для справної мікросхеми) і дві операції зчитування даних.

За допомогою рівнянь (1)-(4) можна одержати значення показників, що характеризують діагностичні властивості тесту “марш”. Коефіцієнт включення можливих станів kvs визначається по формулі:

.

Коефіцієнт формування можливих операцій kfo задається за допомогою виразу:

.

Зниження діагностичних властивостей тесту “марш” підтверджують показники, які обчислені по формулах (5), (6) i приведені на рис. 3.

Отже, усі перемежовані відмовлення, викликані взаємним впливом запам’ятовуючих комірок, тест “марш” не виявляє, що не забезпечує ефективну перевірку наявності даних видів відмов у мікросхемах пам’яті великої ємності.

Ефективне діагностування складних ЦС забезпечується за рахунок видачі тестів, збережених у пам’яті каналів, що попередньо завантажується по мікрокомандам процесора керування, а зчитування даної пам’яті і видача тестових впливів здійснюється на високій частоті.

Рис. 3. Показники, що характеризують

діагностичні властивості тесту “марш”

Запропонована модель формувача детермінованих тестів, призначеного для застосування в ПТД мікросхем програмувальної логіки, яка представлена у вигляді сукупності компонентів:

FDT=<RTN, CLN, CDV, BBMB, BBMM, BBMC, RAMB, RAMM, RAMC, RSM, RONI, RONK>;

де RTN – регістр тестових наборів; CLN, CDV – лічильники логічних номерів і довжині векторів відповідно; BBMB, BBMM, BBMC – буферні блоки пам’яті; RAMB, RAMM, RAMC – пам’ять каналів; RSM – регістр вибору пристроїв; RONI, RONK – регістри загального призначення.

Розроблена математична модель мультипроцесорного алгоритмічного генератора, що складається із взаємодіючих керуючого і декількох операційних процесорів, яка має вигляд:

М=< УП, ОП0, ОП1, …, ОПp-1>,

де УП – керуючий процесор; ОП0, ОП1, …, ОПp-1– операційні процесори; p – число операційних процесорів.

Керуючий процесор забезпечує передачу кодів мікрооперацій формувачам операційних процесорів і генерує коди робочих операцій для декількох суміжних тактів діагностування:

С={С0, С1, ..., Ср-1}, Сi{Wi, Vi, Ri, XORi, Mi},

де Wi – код мікрооперації запису одиниці в комірці; Vi – код мікрооперації запису нуля у комірці; Ri – код операції зчитування даних з комірок; XORi – код операції порівняння даних; Мi – код маски.

Вектор тестових впливів V={V0, V1, …, Vi,…, Vp-1} визначається за допомогою наступних умов:

де EA – код вибору джерела векторів; Аi – вектор адреси; Тi – вектор даних.

Для реалізації команд умовних переходів ознаки переходів , що забезпечують виявлення відповідності кодів поточних адресів X і Y кодам кінцевих адресів NX, NY, або початкових адресів GX або GY, обчислюються за допомогою виразів:

де E – код вибору адресного формувача, що генерує ознаку переходу.

У третьому розділі для проектування програм діагностування запам’ятовуючих пристроїв пропонується використовувати графи адресних переходів G = (V, X), вершинами яких V є множина адресів комірок пам’яті, а також порожня множина комірок, що відповідає початковому етапу випробувань, коли відсутні обрані комірки: де n – число комірок пам’яті. Дуги графа X відповідають операціям звертання до ОД.

Для синтезу мікрооперацій у рівнобіжних алгоритмах тестів запропоновано використовувати багатозначні логічні перетворення над елементами матриць інциденцій графів адресних переходів. Припустимо, що дана матриця розміром n*m, яка відповідає адресним переходам, що виникають при виконанні тесту. Потрібно розбити її на k матриць розміром (n*m/k) кожна. Для рішення даної задачі виконуються наступні перетворення:

де s = m/k – число стовпців у матрицях M0, M1, ..., Mk-1.

Таким чином, кожний j-ий стовпець матриці М перетворюється в r-ий стовпець матриці Мр. Доповнимо отримані матриці одиничними елементами:

крім причому r + 1 не більше, ніж (s - 1).

В ряді випадків з метою виключення пропусків тактів звертання до об’єкта діагностування потрібно здійснити реконфігурацію програми тесту, при цьому потрібно виконати умову:

,

де – число ланцюгів у програмі тесту; – кількість циклів повторення послідовності команд в ланцюгу впливів; z – ціле позитивне число.

Розглянемо приклад реалізації тесту “хрест” ПТД, що містить чотири операційних процесори. Ланцюжок тестових впливів для базової комірки е і суміжних з нею комірок а, b, c, d , який приведений на рис. 4, а, має вигляд:

Z1 = W(e) , R(a), R(e), R(b), R(e), R (c), R(e), R(d), R (e), V(e).

Число операцій у даному ланцюжку дорівнює 10, що не кратно чотирьом, тобто, кількості застосовуваних операційних процесорів, тому дану послідовність тестових впливів не можна повторити циклічно для всіх комірок мікросхеми пам’яті, що діагностується. Для виконання умови (11) збільшуємо число команд у програмі тесту до 20, які можна буде виконувати циклічно. Новий ланцюжок впливів для двох базових комірок е, b, яки зображені на рис. 4, б, буде забезпечувати виконання тесту “хрест”:

Z2=Z1, W(b), R(e), R(b), R(f), R(b), R(g), R(b), R(h), R(b), V(b).

Загальне число операцій у ланцюжку Z2 дорівнює 20 і кратно чотирьом, що дозволяє організувати циклічне виконання фрагментів програми даного тесту. Операції ланцюжка Z2, розподілені між процесорами ОП0-ОП3 та приведені в табл. 1. За допомогою графа, приведеного на рис. 4 б, можна одержати множину М, що складається з пар вершин і визначає операції при виконанні тесту “хрест” для комірок е і b: M ={(, e); (e, a); (a, e); (e, b); (b, e); (e, c); (c, e); (e. d); (d, e); (e, e); (e, b); (b, e); (e, b); (b, f); (f, b); (b, g); (g, b); (b, h); (h, b); (b, b)}.

Рис. 4. Графи адресних переходів тесту “хрест”:

а - для комірки е;

б - для комірок е і b.

Таблиця 1

Операції ланцюжка Z2

Номер ОП | Номер ланцюжка впливів | 1 | 2 | 3 | 4 | 5

0 | W (e) | R(e) | R(e) | R(b) | R(b)

1 | R(a) | R (c) | V(e) | R(f) | R(h)

2 | R(e) | R(e) | W(b) | R(b) | R(b)

3 | R(b) | R(d) | R(e) | R(g) | V(b)

В результаті перетворень, виконаних згідно виразів (7)-(10), одержуємо множини М0–М3, що відображають адресні переходи, які виконуються операційними процесорами ОП0–ОП3 відповідно:

M0 = {(, e); (e, e); (e, e); (e, b); (b, b)};

M1 = {(, a); (a, c); (c, e); (e, f); (f, h)};

M2 = {(, e); (e, e); (e, b); (b, b); (b, b)};

M3 = {(, b); (b, d); (d, e); (e, g); (g, b)}.

В результаті аналізу множин М0-М3 визначаються мікрооперації, які необхідні для виконання тесту “хрест” пристроєм, що містить чотири ОП.

Для опису базових умов і операторів, що застосовуються в тестах діагностування швидкодіючих мікросхем пам’яті, запропоновано використання U-Y-схеми алгоритмів, які визначаються шісткою:

SA = (A, U, Y, T, a(0), a(1)),

де A – множина станів схем, U – множина базових умов, T – множина переходів, Y – множина базових операцій, a(0) – початковий стан схеми, a(1) – заключний стан схеми.

U-Y-схема алгоритму тесту “марш”, що виконується пристроєм, який має чотири адресних формувача, приведена на рис. 5.

Для виявлення відмов взаємного впливу комірок пам’яті за рахунок формування всіх можливих станів сусідства запропоновано використовувати контури Ейлера для графів 5-го і 9-го порядків.

Запропоновано алгоритми тестів АСЯП, ВВС5, ОВНЯ, ВВС9, що забезпечують виявлення відмов сусідства комірок п’ятого і дев’ятого порядків. Приведено підпрограми, які достатні для програмної реалізації запропонованих тестових процедур.

У четвертому розділі пропонується мова С.ТЕСТ, призначена для розробки і налагодження тестових програм ЦС різного рівня складності, а також для виконання контрольно-відлагоджених робіт.

Оператори мови С.ТЕСТ діляться на чотири групи: декларації даних, класичні, спеціалізовані і сервісні. Класичні оператори представляють стандартний набір операторів, що дозволяють організовувати програмні цикли з виходом із них як за умовами, так і по досягненню змінної циклу верхньої межі. Умовні і безумовні оператори мови дозволяють організовувати розгалуження або передачу керування на будь-який оператор, позначений позначкою.

Спеціальні оператори призначені для організації керування процесами тестового діагностування ЦС. Сервісні оператори дозволяють організовувати операції введення/виведення алфавітно-цифрової інформації, сталих, векторів і результатів порівняння станів шин з еталонними значеннями векторів.

Для розробки програм тестового діагностування ВІС ОЗП пропонується мова програмування Рrover. Формат команд умовного переходу мови Рrover має структуру, яка приведена в табл. 2.

Для проектування тестової і діагностичної інформації, , що застосовується при виробництві й експлуатації пристроїв напівпровідникової пам’яті, пропонується мова завдання алгоритмічних послідовностей (ZALP).

Таблиця 2

Формат команд умовного переходу

Позиції екрана при записі команд

1...3 | 4 | 5...8 | 9 | 10...12 | 13 | 14...30

Мітка команди | Код

операції | , | Мітка, по якій здійснюється перехід (кількість циклів) | , | Такт, по якому ведеться перевірка умови

0-3 | Мікрооперації для чотирьох суміжних тактів

Приклад запису алгоритму тесту, що виявляє відмови взаємного впливу сусідства комірок дев’ятого порядку (ВВС9), на мові ZALP приведений нижче.

ЗАПИСЬ ЧИСЛА 0 ВО ВСЕ ЯЧЕЙКИ

ЧТЕНИЕ ЧИСЛА 0 ИЗ ВСЕХ ЯЧЕЕК

ПРИСВОИТЬ ПЕРЕМЕННОЙ J ЗНАЧЕНИЕ 1

ММ1 СФОРМИРОВАТЬ J-Е СОСТОЯНИЕ СМЕЖНЫХ ЯЧЕЕК

СОСЕДСТВА 9-ГО ПОРЯДКА

ЧТЕНИЕ И КОНТРОЛЬ СОДЕРЖИМОГО ЯЧЕЕК ПАМЯТИ

СОСЕДСТВА 9-ГО ПОРЯДКА

ПРИСВОИТЬ ПЕРЕМЕННОЙ J ЗНАЧЕНИЕ J+1

ЕСЛИ J<>4608 ТО ПЕРЕХОД НА МЕТКУ ММ1

Для запису алгоритму тесту ВВС9 на мові ZALP потрібно 332 байта, а для збереження сформованої програми даного тесту на мові Prover необхідно 1,48 Мбайт пам’яті. Таким чином, синтез програми тесту ВВС9 ручним способом практично неможливий через високу трудомісткість проектних операцій.

Для створення процедур діагностування на обмеженій природній мові, здійснення оперативного впливу на процес діагностування розроблений лінгвістичний інтерфейс, який використовується інженером-регулювальником у процесі виробництва виробів напівпровідникової пам’яті. Запропонований інтерфейс забезпечує підвищення ефективності діагностичних комплексів, знижує трудомісткість синтезу нових програм і забезпечує зручність роботи при виробництві модулів напівпровідникової пам’яті.

У п’ятому розділі запропоновано виконувати комп’ютерне моделювання діагностуючого пристрою й об’єкта діагнозу, що дозволяє скоротити трудомісткість синтезу і налагодження програм за рахунок зручної графічної форми видачі результатів на екран дисплея.

Приведено особливості інтерпретуючої системи мови Prover, основними функціями якої є: введення в ПЕОМ, редагування і синтаксичний контроль програм тестів на мові програмування Prover; моделювання роботи блоків пристрою діагностування; графічне відображення процесу виконання тестів і результату моделювання; створення і ведення банку діагностичних тестів.

Приведено особливості системи автоматизованого синтезу програм тестів (АСПТ) діагностування пристроїв напівпровідникової пам’яті, в якій алгоритми описуються на мові високого рівня ZALP.

Застосування контурів Ейлера дозволило сформувати стани сусідства комірок високого порядку та автоматизованим способом сформувати програми тестів, розроблених за складними алгоритмами, синтез яких ручним способом неможливий через велику трудомісткість проектних процедур.

Звичайно, щоб зберегти програми всіх відомих тестів для всього різноманіття виготовлених запам’ятовуючих пристроїв стає неможливим, тому виникає завдання розроблення методу проектування і налагодження мобільних програм тестів, які можна буде легко перетворювати і виконувати для діагностування мікросхем пам’яті заданого обсягу із різними структурами.

Введемо основні визначення.

Визначення 1. Програма називається переміщуваною в пристрій діагностування з новою структурою, якщо кількість рядків, у яких потрібно зробити зміни для перенесення в нове оточення, значно менша від загальної кількості рядків програми, а ефективність діагностування при цьому не знижується.

Визначення 2. Програма називається частково переміщуваною, якщо вона виконується в новому оточенні, але при цьому ефективність діагностування знижується.

Визначення 3. Програма називається непереміщуваною, якщо вона не виконується в пристрої діагностування з новою структурою. Наприклад, програми тестів “хрест”, галоп, галоп по рядку, стовпчику або діагоналі не може виконати пристрій діагностування, що містить тільки один адресний формувач, тому що відсутній додатковий адресний реєстр, у якому потрібно зберігати адресу базової комірки.

Запропоновано метод автоматизованої генерації програм тестів для мікросхеми пам’яті заданого об’єму шляхом заміни в тексті тих змінних, що мають функціональну залежність від обсягу пам’яті, що діагностується. Метод автоматизованої генерації програм тестів для діагностування мікросхем пам’яті заданої ємності реалізований у програмі Ramtest.exe.

В шостому розділі розроблені програмні засоби інтегровані в систему діагностичного обслуговування (СДО), що забезпечує автоматизований синтез програм тестів, достатніх для виконання ефективних випробувань і випуску виробів напівпровідникової пам’яті високої якості.

Програма Transfor.exe, що входить у СДО, забезпечує розпаралелювання операцій синтезованого тесту на декілька паралельно виконуваних мікрооперацій пристроєм діагностування, що має мультипроцесорну структуру. Автоматизація синтезу мікрооперацій дозволяє скоротити трудомісткість розробки програм тестів, які мають складні алгоритми.

Витрати часу на распаралелювання мікрооперацій в алгоритмах тестів: 1 – March, 2 – Check, 3 – Galcol, 4 – Galgia, 5 – Galrov, 6 – Cross, 7 Logpat, 8 – Masest, 9 – Ortgal, 10 – Shiftdia за допомогою програми Transfor.exe та при виконанні даних операцій ручним способом приведені на рис. 6.

Рис. 6. Витрати часу на розпаралелювання мікрооперацій:

Ttrsf - час підготовки і введення вхідних даних;

Thand_2 - час розпаралелювання на два процеси вручну;

Thand_4 - час розпаралелювання на чотири процеси вручну.

Середнє значення економії часу на одну процедуру розпаралелювання для двох процесів дорівнює 18 хвилинам, а для чотирьох процесів – 30,8 хвилин.

Нові інструментальні засоби: програма Trаnsfоr.exe, система Prover.exe і програма автоматизованої генерації тестів Ramtest.exe забезпечують скорочення витрат часу на проектування програм тестів. Графіки витрат часу на синтез програм тестів приведені на рис. 7.

Рис. 7. Витрати часу на синтез програм тестів:

Tinter – при використанні інтерпретуючої системи Prover;

Tgen_prg – на генерацію програм тестів для мікросхем заданого обсягу.

Без наявності даних засобів єдиним варіантом прийнятним для синтезу програм тестів залишається виконання експериментального тестування реальних виробів заданої ємності за допомогою діагностуючих пристроїв. Час налагодження програм тестів при цьому буде дорівнювати часу тестування запам’ятовуючого пристрою, для якого проектуються тести.

Графіки, які приведені на рис. 8, показують, що при порівнянні з витратами часу на налагодження тестів у складі діагностуючого пристрою під час тестування пам’яті ємністю 16 Мбіт новий способ синтезу програм дає виграш у часі, максимум якого для тесту Ortgal досягає 227 хвилин.

Коефіцієнт підвищення продуктивності праці програміста при автоматизованому синтезі програм тестів визначається по формулі:

де i - тести, для яких (Ttest_16M)i > (Tinter+Tgen_prg)i.

Для вибору набору тестів, що забезпечують виявлення максимально можливої кількості відмов мікросхем пам’яті за час, що відповідає економічним можливостям виробництва розроблена системи підтримки прийняття рішень для створення бази знань якої обрано матриця преваг діагностичних властивостей тестів. Елементи матриці uij = 1, якщо i-ий тест домінує над j-им тестом і uij = 0 у противному випадку.

Рис. 8. Ефективність застосування нових інструментальних засобів:

Tsum = Tinter + Tgen_prg – сумарні витрати часу на автоматизовану

генерацію програм тестів;

Ttset_16Mb – час налагодження програми при тестуванні мікросхеми

ємністю 16 Мбіт з часом циклу 50 нс.

Сформулюємо визначення, які відображають діагностичні властивості тестів.

Визначення 4. , то дані тести вважаються перспективними.

Визначення 5. , то дані тести вважаються безперспек-тивними.

Визначення 6. , то дані тести вважаються оптимальними по Парето.

Прийняті визначення дозволили здійснити упорядкування тестів шляхом поділу їх на перспективні і безперспективні та вибрати таку послідовність тестів, яка відповідає економічним можливостям виробництва.

У сьомому розділі пропонується інтегрована система (SI), що містить множину програмних засобів:

SI = {P1, P2, P3, G1, T1, Mt, Mm, Bp},

де P1 – інтерпретатор мови Prover; P2 – система Active-HDL; P3 – програма інтерпретації, візуалізації й аналізу результатів моделювання; G1 – генератор тестів; Т1 – транслятор мови Prover; Mt – модель тестера; Mm – модель мікросхеми; ВР – база програм тестів для мікросхеми пам’яті ємністю 256 біт.

Для застосування програм, що спроектовані мовою Prover, у середовищі Active-HDL розроблений спеціалізований транслятор TrаnslаtоrTоVHDL, який здійснює компіляцію вихідних текстів програм на мову VHDL. Гістограма розмірів програм, розроблених на різних мовах, приведена на рис. 9.

Рис. 9. Гістограма розмірів програм тестів:

Vprg – розмір файлу мовою Prover;

Vvhd – розмір файлу мовою VHDL.

Витрати часу на проектування програм тестів вручну і шляхом їхньої автоматичної трансляції на мову VHDL приведені на рис. 10.

Продуктивність праці програмістів за рахунок використання транслятора TranslatorTоVHDL зростає у 3,5 рази. Інтеграція систем Prover і Active-HDL дозволяє об’єднати переваги розглянутих систем і забезпечить зниження трудомісткості синтезу і налагодження програм тестів, а в більшості випадків автоматизувати проектні процедури. Верифікація VHDL-моделей мікросхем пам’яті DDR типу фірми Miкрон показала високу ефективність інтегрованої системи та дозволила перевірити усі функції, які виконуються мікросхемами.

У восьмому розділі пропонується структура діагностичного комплексу, який призначений для виконання тестового діагностування ЦС, які містять убудовану пам’ять. Комплекс складається з блоку зв’язку із ПЕОМ, генератора тактових імпульсів, багатофазного генератора сінхросигналів, блоку мікропрограмного керування, алгоритмічного генератора (АГ), формувача детермінованих тестів (ФДТ), якій складається з вузла ідентифікації, адресного контролера, пам’яті каналів, блока порозрядного порівняння даних, комутатора вихідних даних і адаптера.

Тестові набори, які формуються ФДТ і АГ (Vf, Vg ), задаються в виді кортежів векторів:

де – початкові логічні номери векторів, які формуються ФДТ;

– початкові логічні номери векторів, які формуються АГ;–

довжина векторів, які формуються ФДТ; –

довжина векторів, які формуються АГ;