ХАРКІВСЬКИЙ НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ

РАДІОЕЛЕКТРОНІКИ

УАДІ ГАРІБІ

УДК 681.32:519.713

МОДЕЛІ ТА МЕТОДИ АПАРАТНОГО МОДЕЛЮВАННЯ

ЦИФРОВИХ СИСТЕМ НА КРИСТАЛАХ

05.13.13 – обчислювальні машини, системи та мережі

АВТОРЕФЕРАТ

дисертації на здобуття наукового ступеня

кандидата технічних наук

Харків 2007

Дисертацією є рукопис.

Робота виконана у Харківському національному університеті радіоелектроніки, Міністерство освіти і науки України.

Науковий керівник доктор технічних наук, професор Хаханов Володимир Іванович, Харківський національний університет радіоелектроніки, декан факультету комп’ютерної інженерії та управління.

Офіційні опоненти: доктор технічних наук, професор

Хажмурадов Манап Ахмадович, Національний

науковий центр “Харківський фізико-технічний

інститут”, начальник відділу математичного

забезпечення;

кандидат технічних наук, доцент

Леонов Сергій Юрійович, Національний технічний

університет “ХПІ”, доцент кафедри

обчислювальної техніки та програмування.

Захист відбудеться 29.10.2007 року о 15 годині на засіданні спеціалізованої вченої ради Д64.052.01 у Харківському національному університеті радіоелектроніки за адресою: 61166, м. Харків, пр. Леніна, 14.

З дисертацією можна ознайомитися в бібліотеці Харківського національного університету радіоелектроніки за адресою: 61166, м. Харків, пр. Леніна, 14.

Автореферат розісланий 28.09. 2007 року.

В.о. вченого секретаря

спеціалізованої вченої ради Кучеренко Е.І.

ЗАГАЛЬНА ХАРАКТЕРИСТИКА РОБОТИЗАГАЛЬНА ХАРАКТЕРИСТИКА РОБОТИ

Сучасний рівень розвитку мікроелектроніки висуває нові вимоги до засобів автоматизованого проектування цифрових виробів. Основний параметр будь-якої розробки – time-to-market – передбачає активізацію зусиль провідних фірм світу та їх сателітів в цілях пошуку нових методів та засобів введення, моделювання, верифікації та тестування проектованих виробів. Тому найважливішими напрямками практично орієнтованих наукових досліджень є впровадження у процес проектування технологій та стандартів граничного сканування, застосування механізму асерцій для прискорення верифікації розробки на системному рівні, розробка та використання апаратних акселераторів для моделювання і тестування складних проектів.

Що стосується третього напрямку, то тут мають місце суттєві досягнення, впроваджені у світовий ринок технологій фірмою Aldec, USA, що є одним з лідерів інновацій в області EDA (Electronic Design Automation). Розробка цієї компанії – HESTM (Hardware Embedded Simulator) – є універсальним спеціалізованим процесором, який підключається до персонального комп’ютера і здатний в сотні та тисячі разів підвищити швидкодію моделювання та верифікації цифрових проектів. Які керуюче ядро використовується ARM-процесор, з’єднаний з кристалом FPGA (Xilinx) за допомогою шини AMBA. Загальна ідея полягає у тому, що проект, як правило, складається з уже налагоджених моделей компонентів, які розміщуються в HES, а моделі примітивів, що потребують доробки, подані в програмному коді мовами опису апаратури. Під час налагодження всі компоненти поступово розміщуються в кристалі HES, в результаті чого формується апаратна модель цифрової системи з великими перевагами за часом її обробки перед програмним аналогом. Однак HES-модель проекту має один суттєвий недолік – її функціональність не передбачає виконання режиму багатозначного моделювання, а стани ліній визначаються тільки значеннями {0,1}. Така обмеженість алфавіту моделювання не дозволяє вирішувати практично-орієнтовані задачі, пов’язані з установленням схеми у наперед заданий двійковий стан, а також виконувати аналіз проектів на предмет виявлення змагань, перегонів сигналів та статичних (динамічних) ризиків збоїв. З іншого боку, реалізація зазначених функцій у програмному виконанні є часовитратною, що впливає на можливість їх практичного застосування при проектуванні.

Таким чином, актуальною є проблема сполучення зазначених функціональностей з їх апаратурною реалізацією, що дає можливість знайти на ринку свого споживача, який готовий платити більше за високу швидкодію апаратного трійкового моделювання для аналізу перехідних процесів та вирішення задачі установлення схеми у наперед заданий стан.

Вказаною вище проблемою автоматизованого проектування і тестування цифрових систем успішно займаються вчені: J.Roth, D.B.Armstrong, Y.Levendel, M.Breuer, M.Abramovici, Y.Zorian, P.Prinetto, J.Abraham, H.Fujiwara, I.Pomeranz, T.Nishida, X.Wang, О.Ф.Немолочнов, А.И.Петренко, А.М.Романкевич, А.Г.Биргер, Д.В.Сперанський, П.П.Пархоменко, Ю.В.Малишенко, Р.Убар, В.П.Чипулис, Ю.А.Скобцов, В.Г. Тоценко, В.С.Харченко, Л.В.Дербунович, В.Н.Ярмолік, В.А.Твердохлєбов.

Зв’язок з науковими програмами, планами, темами. Розробка основних положень роботи здійснювалась у відповідності з планами НДР, програмами і договорами, що виконуються у Харківському національному університеті радіоелектроніки: 1) Держбюджетна НДР “Дослідження і розробка методів, структурних і архітектурних принципів апаратних і програмних засобів швидких цифрових перетворень зображень”, розділ “Система тестування цифрових засобів, що проектуються” (№ ГР 0104U004074); 2) Держбюджетна НДР “Розробка математичних методів, алгоритмів та інструментальних засобів надшвидких перетворень зображень”, розділ “Розробка основ нових інформаційних технологій в автоматизованому проектуванні, діагностиці засобів обчислювальної техніки” (№ ГР 0101U001948); 3) Госпдоговір із ЗАТ “Северодонецьке НВО Імпульс” “Розробка технології автоматизованого проектування відмовостійких програмно-технічних комплексів”; 4) Грантовий дослідницький проект “SIGETEST – моделювання та синтез тестів для складних цифрових систем”, ініційований компанією Intel, 2003; 5) Договір про довгострокове науково-технічне співробітництво в галузі автоматизованого проектування з фірмою Аldec Inc. (USA), № 02 від 19.11.2001 “Розробка програмних і апаратних засобів верифікації систем на кристалі, реалізованих на основі програмувальних логічних інтегральних схем”; 6) Договір про науково-технічне співробітництво в галузі створення систем автоматизованого тестування з Талліннським технічним університетом № 01 від 07.04.2004; 7) Договір про науково-технічне співробітництво з фірмою “Лаборатория Касперского”, Москва, Росія, № 01 від 14.04.2005.

Мета дослідження – суттєве (у x10, x100, x1000 разів) підвищення швидкодії синхронного моделювання та часової верифікації обчислювальних систем на кристалах шляхом використання багатозначних апаратних моделей компонентів, що дозволяють розширити функціональні можливості засобів логічного hardware-аналізу в цілях ідентифікації перехідних процесів та визначення змагань на ранніх стадіях проектування цифрових виробів.

Для досягнення вказаної мети поставлено і вирішено такі задачі, пов’язані з розробкою:–

багатозначна модель компонентів цифрової системи на кристалі вентильного та регістрового рівнів для аналізу перехідних процесів з використанням апаратури;–

структурно-функціональна багатозначна модель цифрового пристрою з шинною організацією ліній для аналізу перехідних процесів;–

двосхемнаї структурно-функціональна модель цифрового пристрою для спільного моделювання багатозначних вхідних наборів і аналізу перехідних процесів;–

вбудована модель процесу аналізу та верифікації цифрової системи на кристалі з використанням апаратури HESTM (Hardware Embedded Simulator);–

програмно-апаратний комплекс MV-HES (Multi-Valued Hardware Embedded Simulator), що дозволяє верифікувати складні цифрові SoC на ранніх стадіях проектування. Необхідно також здійснити його тестування шляхом порівняння з існуючими світовими аналогами, використовуючи тестові бібліотеки провідних фірм, та інтеграцію в Active HDL.

Об’єкт дослідження – цифрова система, що містить мільйони вентилів, реалі-зована в кристалах програмувальної логіки, подана HDL-мовами опису апаратури.

Предмет дослідження – багатозначні структурно-функціональні моделі, методи моделювання та верифікації цифрових пристроїв, представлених на регістровому та вентильному рівнях опису апаратури, а також програмні й апаратні засоби автоматизованого проектування та верифікації систем на кристалах програмувальної логіки.

Методи дослідження: булева алгебра, кубічне числення, теорія множин та графів, мови опису апаратури – для задання функцій примітивів; методи технічної діагностики, моделювання, формальної верифікації, теорія цифрових автоматів – для розробки та реалізації апаратно-програмного комплексу налагодження цифрових систем на кристалах, засоби автоматизованого проектування, моделювання та верифікації від провідних компаній світу.

Наукова новизна отриманих результатів: –

уперше запропоновано структурно-функціональну багатозначну апаратну модель цифрового пристрою з шинною організацією ліній, яка характеризується можливістю реалізації багатозначного режиму моделювання станів ліній, аналізу перехідних процесів, ризиків збоїв, перегонів та змагань та дозволяє суттєво підвищити (x100) швидкодію аналізу перехідних процесів;–

уперше запропоновано двосхемну структурно-функціональну апаратну модель цифрового пристрою для спільного моделювання багатозначних вхідних наборів, що характеризується високою швидкодією паралельного багатозначного трійкового аналізу та дозволяє підвищити швидкість тестування перехідних процесів у багато разів (x100);–

удосконалено багатозначну апаратну модель компонентів цифрової системи на кристалі вентильного та регістрового рівнів, яка відрізняється від аналогів багатозначнiстю і дозволяє виконувати аналіз перехідних процесів з високим ступенем адекватності та швидкодією, що перевищує програмні аналоги у x10, x100, x1000 разів;–

удосконалено структурно-функціональну апаратну модель цифрового пристрою для послідовного моделювання багатозначних вхідних наборів, яка відрізняється від аналогів застосуванням логічних багатозначних операторів для визначення ризиків збоїв, перегонів та змагань сигналів і дозволяє багаторазово (x100) підвищити швидкодію аналізу перехідних процесів у комбінаційних пристроях;–

удосконалено вбудовану модель процесу аналізу та верифікації цифрової системи на кристалі з використанням апаратури Aldec HESTM (Hardware Embedded Simulator), інтегровану в маршрут проектування та верифікації, що відрізняється від аналогів застосуванням подвійних схем та багатозначних шинних логічних елементів і дозволяє суттєво підвищити (x100) швидкість тестування та верифікації FPGA і ASIC проектів.

Практичне значення отриманих результатів визначається:–

реалізацією програмно-апаратного комплексу MV-HES (Multi-Valued Hardware Embedded Simulator), що дозволяє верифікувати складні цифрові SoC на ранніх стадіях проектування;–

інтеграцією комплексу MV-HES з програмним продуктом Active HDL, що дозволило у 2-5 разів скоротити загальний час проектування цифрових систем великої розмірності, реалізованих на програмувальних логічних інтегральних схемах (ПЛІС);–

тестуванням програмно-апаратного комплексу MV-HES шляхом його порівняння з існуючими світовими аналогами, перевіркою всіх функціональних режимів за допомогою тестових прикладів з відкритих бібліотек провідних фірм світу в галузі моделювання, верифікації та проектування цифрових систем – Aldec, Cadence, Synopsis,Xilinx, Altera;–

впровадженням практичних результатів у технологічний та навчальний процеси у вигляді програмно-апаратного комплексу MV-HES, що дозволяє здійснювати багатозначне моделювання перехідних процесів цифрових SoC при вирішенні задач синтезу тестів та часової верифікації.

Достовірність та обґрунтованість наукових результатів підтверджується коректністю розроблених багатозначних апаратних моделей компонентів, що дозволяють розширити функціональні можливості засобів логічного hardware-аналізу в цілях ідентифікації перехідних процесів і визначення змагань на ранніх стадіях проектування цифрових виробів, теоретичною та практичною верифікацією моделей, методів і алгоритмів, впровадженням і експлуатацією розроблених програмних і апаратних засобів моделювання цифрових систем на кристалах, повним збігом результатів аналізу перехідних процесів при виконанні експериментів над реальними схемами та пристроями в запропонованій та існуючих системах.

Результати дисертаційного дослідження у вигляді програмно-апаратних додатків використовуються на підприємствах: 1) ЗАТ НДІРВ, Харків (довідка про впровадження від 17 січня 2007 р.); 2) Харківський національний університет радіоелектроніки, у навчальному процесі (акт про впровадження від 23 грудня 2006 р.); 3) ЗАТ “Імпульс” м. Северодонецьк (довідка про впровадження від 20 січня 2007 р.).

Особистий вклад. Усі результати, представлені в роботі, отримані автором самостійно. В роботах, виконаних у співавторстві, автору належать: [3] – модель підвищення швидкодії при програмно-апаратній реалізації логічного моделювання; [1] – аналіз засобів моделювання, тестопридатності та проектування систем на кристалах; [2] – удосконалення технології моделювання систем на кристалах на основі аналізу тестопридатності; [4] – моделі багатозначного аналізу перехідних процесів у складних технічних системах; [5,7] – технологія реалізації апаратної системи моделювання справної поведінки на основі стандартів тестопридатного аналізу; [9] – аналіз перехідних процесів для логічних елементів при використанні апаратури; [5,8] – метод підвищення якості тестів для SoC шляхом використання стандартів тестопридатності; [10] – компоненти апаратної реалізації системи моделювання тестів для цифрових пристроїв, реалізованих на ПЛІС; [9] – технології апаратного моделювання при синтезі тестів для складних цифрових систем; [11] – ієрархічне тестування та верифікація апаратної та програмної частин систем на кристалах, реалізованих на FPGA та CPLD; [12] – моделювання цифрових систем, заданих системою булевих рівнянь на основі мультипроцесора; [13] – технології сканування даних для підвищення швидкодії апаратно-програмного моделювання; [14,18] – моделі підвищення якості апаратно-програмного моделювання систем на ПЛІС; [15] – структурна модель аналізу SоC для автоматизації моделювання та тестування систем на кристалах; [16] – моделі та алгоритми апаратного моделювання перехідних процесів; [17] – використання вейвлет-перетворень; [19] – апаратні засоби верифікації надскладних систем на кристалах; [6] – методи апаратного моделювання цифрових систем на кристалах; [20] – вбудована модель процесу аналізу та верифікації цифрової системи на кристалі; [21] – ієрархічний підхід до тестування та верифікації апаратної та програмної частин систем на кристалах;

Апробація результатів дисертації. Основні результати дисертації доповідалися на чотирнадцяти наукових конференціях: 1) 2-а міжнародна конференція “East-West Design and Test Conference”, Алушта, 2004; 2) 8-а міжнародна конференція “CADSM 2005”, Львів, 2005; 3) 10-й міжнародний молодіжний форум “Радиоэлектроника и молодежь в 21 веке”, Харків, 2006; 4) 9-а міжнародна конференція “TCSET 2006”, Львів, 2006; 5) 9-й міжнародний молодіжний форум “Радиоэлектроника и молодежь в 21 веке”, Харків, 2005; 6) 6-а міжнародна науково-практична конференція “Современные информационные и электронные технологии”, Одеса, 2005; 7) 12-а міжнародна конференція “Mixed Design of Integrated Circuits and Systems”, Краків, 2005; 8) 3-я міжнародна конференція “East-West Design and Test”, Одеса, 2005; 9) 9-а міжнародна конференція “CADSM 2007”, Львів, 2007; 10)

науково-практична конференція “Информационные технологии – в науку и образование”, Харків, 2005; 11) міжнародна конференція “The 3rd IFAC Workshop Discreet Event System Design”, Zielona Gora, Poland, 2006; 12) міжнародний радіоелектронний форум, Харків, 2005; 13) міжнародна конференція MIXDES, 2007, Poland;

Публікації. Результати наукових досліджень по дисертаційній роботі відображено у 21 друкованих працях, а саме: у 7 статтях, опублікованих у наукових виданнях, включених до Переліку ВАК України, а також у 14 доповідях матеріалів наукових конференцій.

Структура й обсяг дисертації. Дисертаційна робота містить 150 сторінок, 57 рисунків, 10 таблиць. Її структура включає: вступ, 4 розділи, 25 пiдрозділiв, висновки, список використаних джерел з 193 назв (на 18 с.), 2 додатки (на 23 с.).

ОСНОВНИЙ ЗМІСТ РОБОТИ ОСНОВНИЙ ЗМІСТ РОБОТИ

Вступ містить обґрунтування актуальності проблеми, що розв’язується, формулювання мети, об’єкта і задач дослідження, сукупність наукових результатів, що виносяться на захист, відомості про їх апробацію та реалізацію.

Розділ 1 присвячено розгляду питань, що стосуються розробки моделей, методів, алгоритмів та програмних засобів, призначених для моделювання проектованих цифрових пристроїв, класифікації систем на основі програмувальних логічних інтегральних схем, проблемі їх логічного аналізу, огляду класичної наукової літератури за даною тематикою, а також сучасних видань та матеріалів конференцій.

Більшість існуючих методів тестування орієнтовані на програмну обробку проектів великої розмірності. Однак все більший науковий інтерес представляє обробка зазначених проектів з використанням апаратних моделей та прискорювачів, що дозволяє у сотні разів прискорити процедуру моделювання. Існуючі методології апаратного прискорення процедури моделювання і архітектури, призначені для реалізації в апаратурі алгоритмів моделювання з високою обчислювальною складністю, мають обмежені можливості (дозволяють обробляти схеми, що містять до 10 тисяч вентилів). При їх використанні виникає також проблема коректності результатів моделювання.

Виходячи з сучасних досягнень автоматизованого проектування, переваг та недоліків новітніх технологій сформульовано функцію мети даної роботи (Z) як мінімізацію часових витрат, необхідних для верифікації й аналізу перехідних процесів, шляхом вибору однієї з трьох стратегій моделювання в умовах обмежень, пов’язаних з апаратурними витратами (H) реалізації моделей, які не повинні перевищувати припустимий дозволений об’єм кристала при збереженні заданоїфункціональності (f) аналізу перехідних процесів у багатозначному алфавіті та можливості спостереження внутрішніх ліній:

де – часові витрати на моделювання при використанні шинної, дубльованої або програмної моделі; – апаратні витрати на реалізацію відповідних моделей; – функціональні властивості моделювання: багатозначність, спостережність ліній, урахування часових параметрів.

Розділ 2. Запропоновано удосконалену модель тестування та верифікації, основану на автоматному описі цифрового проекту. На рис. 1 ( зліва) представлено модель, що містить два ідентичних модуля проектованого виробу F, блок порівняння результатів аналізу з виходом TY, модуль формування вхідних впливів TB (TestBench), який декомпозує невизначені стани на нульові та одиничні складові T0 і T1 відповідно. Головна перевага моделі – висока швидкодія паралельного багатозначного трійкового аналізу, орієнтованого на обробку незначної (10Х) кількості символів X у вхідних послідовностях. Застосування логічних багатозначних операторів дає можливість диференціювати ризики збоїв, перегонів і змагань сигналів, що є суттєвим для комбінаційних схем, де необхідно знаходити критичні місця (структурні компоненти) в цілях їх наступної модифікації та усунення змагань.

Представлення структури цифрового проекту пов’язано з модифікованою моделлю скінченного автомата (рис. 1, справа), де стани автомата і функція виходів залежать також від сигналів у момент часу (t-1). Сукупність взаємозалежних автоматних інформаційних процесів описується характеристичними рівняннями першого роду Z(t)=f[X(t-1),X(t),Y(t-1),Z(t-1)]; Y(t)=g[X(t-1),X(t),Z(t-1),Y(t-1)], які задають поведінку пристрою та функціональних елементів, описаних кубічними покриттями у багатозначному алфавіті: A2={Q=00, E=01, H=10, J=11, O={Q,H}, I={E,J}, A={Q,E}, B={H,J}, S={Q,J}, P={E,H}, C={E,H,J}, F={Q,H,J}, L={Q,E,J}, V={Q,E,H}, Y={Q,E,H,J}, A1={0,1,X={0,1}}, (U)}.

Запропонована багатозначна автоматна модель призначена для виконання процедури прямої імплікації – справного моделювання невхідних ліній при заданих умовах у трійковому алфавіті на входах цифрового об’єкта, проведення зворотної імплікації на основі застосування П-алгоритму в цілях визначення вхідних умов, щозадовольняють заданому стану вихідних (невхідних) змінних, моделювання одиночних константних несправностей, що задаються координатами кубічних покрить примітивних елементів цифрової структури. Стратегія створення квазіоптимальної програмної моделі цифрової системи грунтується на модифікації -алгоритму та наведена на рис. 2. В ній-алгоритм застосовується до декомпозованої підмножини комбінаційних та послідовносних компонентів Ci та Si, за умови, що модель представлена у вигляді:.

Принцип декомпозиції полягає у наступному: для формування покриття послідовносної підсхеми виділяють функції переходів, виходів і підсхеми пам’яті. Результат розбиття – кількість примітивів q= k+n. Сутність -алгоритму – переріз покрить функціонально взаємозалежних компонентів з наступним виконанням операцій мінімізації та поглинання:

Тут M – множина кубів (векторів), що виходить на кожному кроці перерізу покрить по координатах зв’язку; Ci та Cj – кубічні покриття, які використовуються у перерізі; Li та Lj – лінії зв’язку для виконання перерізу кубів покрить двох компонентів схеми, n – кількість компонентів або примітивів схеми.

Критерієм мінімальності моделі цифрової схеми є її оцінка за Квайном Q, що враховує сукупний об’єм моделі та дозволяє вибрати найкращий з декількох варіантів, отриманих при обмеженнях на час їх побудови:

Отримана модель процесу синтезу КП інваріантна у відношенні до структури цифрової схеми і є модифікацією -алгоритму, оскільки дозволяє будувати КП не тільки комбінаційних, але і послідовносних схем і примітивів, заданих у вигляді булевих рівнянь або кубічних покрить примітивів регістрових передач.

Для аналізу перехідних процесів та виявлення змагань запропоновано модель цифрового проекту, доповнену регістром сканування даних з внутрішніх ліній схеми. Сутність розробки полягає у модифікації або спрощенні структури граничного сканування, позначеного в стандарті IEEE 1149.1 Boundary Scan, орієнтованої на спостереження станів вибраних внутрішніх ліній цифрового проекту, імплементованого в кристал FPGA. Платою за додаткову функціональність є апаратурна надлишковість, яка лінійно залежить від кількості ліній, що спостерігаються: , де k – відсоток внутрішніх ліній, які необхідно зробити спостережними, N – загальна кількість ліній цифрового проекту, F – кількість еквівалентних вентилів для реалізації однієї комірки регістра сканування даних , U – кількість вентилів для реалізації схеми керування процесом сканування інформації. Апаратурна надлишковість реалізації міжнародного стандарту IEEE 1149.1 Boundary Scan для цифрових проектів, що містять більше 100 000 вентилів, складає не більше 10% від загальної корисної функціональності. Дубльовану модель слід використовувати для апаратного синтезу тестів методом активізації одновимірних шляхів, що забезпечує підвищення швидкодії в сотні разів у порівнянні з програмною реалізацією тестового генератора. Однак зовнішніх виходів буває недостатньо для перевірки коректності всієї схеми, тому необхідно реалізувати ефективне апаратурне доповнення для сканування внутрішніх ліній в процесі тестування. В роботі розглянуто засоби для спостереження станів ліній в апаратурі стандарту IEEE 1149.1 & 1500 Boundary Scan. Основним компонентом Boundary Scan регістра є комірка сканування, яку варто розглядати як апаратурну надлишковість для кожної лінії, що підлягає спостереженню та керуванню. Тому кількість таких ліній в проекті повинна бути обмеженою. Базова комірка граничного сканування IEEE Boundary Scan є функціонально надлишковою, якщо її використовувати тільки для спостереження стану внутрішньої змінної. Виходячи з функцій (зняти інформацію з лінії, сканувати стан лінії на зовнішній вихід), комірка була суттєво спрощена, що дозволило модифікувати систему спостереження та сканування даних (рис. 3).

Маршрут проектування цифрового пристрою (рис.4) у частині його верифікації з застосуванням апаратних засобів для перехідних процесів і статичного двійкового моделювання передбачає виконання таких дій: 1) Синтез і верифікація архітектури проекту за допомогою гетерогенних мов (UML) опису різнорідних компонентів системи. 2) Декомпозиція проекту в цілях максимального використання вже існуючих у світі наробок і практичних вивірених рішень у формі IP-cores, а також визначення унікальної функціональності. 3) Паралельне формування HW- та SW-моделей, які далі об’єднуються в цілях суттєвого підвищення швидкодії програмноапаратного комплексу за рахунок введення апаратних моделей окремих блоків проекту. 4) Спільна верифікація програмно-апаратної моделі проекту на основі використання Active HDL та HESTM. 5) Аналіз коректності проекту на наявність змагань.

Розділ 3. Містить опис апаратурної реалізації трійкового методу моделюваня справної поведінки HES-MV – Hardware Embedded Simula-tion based on Multi-Valued alphabet, у якому використовуються апаратурні моделі цифрових проектів великої розмірності вентильного та регістрового рівнів опису. Наведено удосконалену класифікацію моделей для моделювання справної поведінки і аналізу змагань. На макрорівні вводиться сімка класифікаційних ознак, що визначається таким кортежем: <Форма, Структуризація, Час, Ітеративність, Алфавіт, Імплементація, Ієрархія>. Введені ознаки використовуються на стадії створення специфікації проекту і являють собою фактичний набір підходів до побудови оптимальних конструкцій, зручних для розробника та/або системи проектування:

Аналізувати проект на предмет наявності змагань можна методами синхронного або асинхронного моделювання. Розходження зазначених методів полягає у використовуваній шкалі квантування часового континуума та затримок проходження сигналів по компонентах схеми. Спеціалізована модель примітива або пристрою наведена на рис. 5: , враховує багатозначний синхронно-асинхронний характер змагань, період подачі тестових наборів, розкид часу переключення вхідних сигналів, інерціальну та транспортну затримки логічних або функціональних примітивів, затримки формування виходів залежно від наростання або спаду вхідних сигналів, а також умови активізації вхідних змінних. Модель розповсюджується як на цифрову систему в цілому, так і на окремі її компоненти.

Функція виходів запропонованої моделі формується на основі урахування таких суттєвих компонентів:

де кожний з шести параметрів створює власну підмножину, що впливає на точність та функціональність процедур аналізу перехідних процесів: 1) – період синхронізації або часовий інтервал між сусідніми вхідними робочими або тестовими послідовностями; 2) – період синхронізації, що визначається як максимально довгий логічний шлях з усіх можливих шляхів цифрового пристрою; 3) – інтервал розкиду невизначеності переключення вхідних сигналів; 4)– максимально можливий часовий інтервал, при якому зміна вхідного слова ще приводить до зміни стану виходів; 5) – затримка транспортуваня вхідних сигналів; 6) – алфавіт опису станів перехідних процесів; 7) – функціональність, що визначається рівнянням виходів автомата першого роду. Розроблено алгоритм (рис. 6) перетворення VHDL-моделі для виконання процесу верифікації у чотиризначному алфавіті та транслятор, що реалізує алгоритм перетворення VHDL-структури цифрового пристрою в її шинну модель для виконання процесу верифікації та аналізу перехідних процесів у чотиризначному алфавіті стандарту IEEE 11.64 STD Logic. Транслятор дозволяє виконувати передсинтезну підготовку VHDL-моделі до виду, необхідного для синтезування шинних багатозначних структур в цілях апаратного моделювання перехідних процесів та ідентифікації ризиків збоїв, перегонів та змагань. Програмну реалізацію транслятора виконано у середовищі Matlab. Аналітична автоматна модель функціонування транслятора може бути представлена за допомогою системи рівнянь, що задають множину вхідних, внутрішніх, вихідних сигналів та функцій переходів-виходів:

де – стани автомата; X – множина вхідних змінних; Y – множина вихідних змінних; t – функції переходів; g – функції виходів; ai – VHDL-ідентифікатор, що відповідає операнду; opi – VHDL-ідентифікатор для двооперандної булевої функції: and, or, xor; str– рядок коду, що ана-лізується; N-word – кількість зчитаних з рядка слів ; word – масив зчитаних слів, word(N-word) – останнє зчитане слово; Bracket – кількість відкриваючих дужок, що зустрілися; State_Bracket(Bracket) – позиції відкриваючих дужок у word. На рис. 7 зображено післясинтезну реалізацію двовходового елемента 2And, який містить 4 входи, 2 виходи, 6 буферних елементів та 2 функціональних логічних блоки. Основна ідея апаратної моделі для багатозначного аналізу перехідних процесів полягає у розробці базових елементів або примітивів, де вхідні та вихідні лінії представлені двома розрядами, за допомогою яких можна закодувати чотири логічних стани , необхідних для ідентифікації перехідних процесів, відмінних від стаціонарних сигналів 0 та 1. Тут символ Х здатний ідентифікувати змагання сигналів, ризики збоїв, які приводять цифрову систему у непередбачений або неспецифікований стан та вирішувати задачу установки послідовносної схеми у детермінований і наперед заданий стан з трійкового невизначеного. Верифікація і тестування багатозначних шинних моделей були проведені на десяти цифрових проектах. Показано, що збільшення апаратних витрат багатозначних моделей не перевищує 10 разів у порівнянні з базовими аналогами. Підвищення швидкодії аналізу багатозначних апаратних моделей при моделюванні одного вхідного набору у порівнянні з двійковими програмними складає два-три порядки. Результати були отримані за допомогою системи моделювання і синтезу тестів SIGETEST та пакету Sinplify Pro 8.1, комп’ютер Intel Pentium, частота процесора 2,4 гГц, обсяг пам’яті RAM 514796 кбайт. Програмно-апаратна система моделювання працює під керуванням MS Windows, системи моделювання Riviera 7.1 фірми Aldec та PLI модуля, орієнтованого на налагодження структур даних в процесі підготовки моделей. Hardware частина з’єднується з Software-симулятором за допомогою PCI-інтерфейсу. Порівняльні характеристики за основними параметрами схем невеликої розмірності, що були використані для візуалізації порівняння моделей – апаратурні витрати та швидкодія , наведено на рис. 8 зліва та справа відповідно. Підвищення швидкодії аналізу складає два порядки.

Рис. 8. Порівняльні характеристики: апаратна складність, час обробки

Розділ 4. Для підвищення швидкості тестування перехідних процесів запропоновано модель, в якій використовується плата апаратного прискорення моделювання Hardware Embedded System (HES) фірми Aldeс. Модуль пристрою дублюється, здійснюється синтез та імплементація, після чого отриманий пристрій завантажується у мікросхему FPGA, розміщену на платі HES. Підготовка даних при використанні для моделювання плати апаратного акселератора HES виконується за допомогою програми DVM (Design Verification Manager) фірми Aldec. Процес верифікації виконується таким чином: спочатку в програмі Active-HDL здійснюється введення і компіляція моделі, призначеної для тестування. Потім генерується структура даних, на основі якої будується проект в DVM. Останній виконує синтез та імплементацію моделі, генерує скрипти для завантаження моделі в FPGA і для зв’язку програми моделювання Active-HDL з платою HES. Процес апаратного моделювання виконується в програмі Active-HDL. Підготовлена до реалізації в апаратурі модель завантажується в FPGA на платі HES, після чого через механізм PLI тестові послідовності із програми моделювання подаються на входи пристрою, результати зчитуються та повертаються в програму моделювання. В роботі використовується плата HES 2000, яка містить мікросхему FPGA серії Virtex-E фірми Xilinx – xcv2000e-bg560-8, об’ємом 2 мільйони вентилів з 560-ма контактами. Результати моделювання схем за допомогою Active-HDL і апаратного прискорювача HES свідчать про те, що при розмірі схеми 600 еквівалентних вентилів виграш у швидкості тестування дорівнює 3, при збільшенні розмі-ру схеми до 3-4 тисяч вентилів величина виграшу орієнтовно дорівнює 25; якщо розмір схеми збільшується до 10 тисяч елементів, виграш у швидкості тестування доходить до 260 разів. Hardware Embedd Simulation – це технологія, що дозволяє підвищити швидкість тестування FPGA та ASIC проектів і полегшити їх верифікацію. Стадії проходження проекту: верифікація на верхньому рівні, синтез, реалізація та завантаження в FPGA, апаратно-програмне моделювання. Структуру HES-середовища зображено на рис. 9. Воно складається з HES програмного симулятора та PCI плати. Аналіз загальних витрат на верифікацію при використанні програмного моделювання та апаратного прискорення наведено на рис. 10.

ВИСНОВКИВИСНОВКИ

У дисертаційній роботі наведено результати теоретичних і практичних досліджень, що є результатом розв’язання задачі суттєвого (у x10, x100, x1000 разів) підвищення швидкодії синхронного моделювання та часової верифікації обчислювальних систем на кристалах шляхом використання багатозначних апаратних моделей компонентів, що дозволяють розширити функціональні можливості засобів логічного hardware-аналізу в цілях ідентифікації перехідних процесів та визначення змагань на ранніх стадіях проектування цифрових виробів.

Для досягнення поставленої мети було отримано такі наукові результати, що виносяться на захист:

1. Уперше запропоновано структурно-функціональну багатозначну апаратну модель цифрового пристрою з шинною організацією ліній для багаторазового підвищення швидкодії аналізу перехідних процесів;

2. Уперше запропоновано двосхемну структурно-функціональну апаратну модель цифрового пристрою для спільного моделювання багатозначних вхідних наборів та багаторазового підвищення швидкодії аналізу перехідних процесів у послідовносних пристроях;

3. Удосконалено багатозначну апаратну модель компонентів цифрової системи на кристалі вентильного та регістрового рівнів, що дозволяє виконувати аналіз перехідних процесів з високою швидкодією, яка перевищує програмні аналоги у x10, x100, x1000 разів;

4. Удосконалено структурно-функціональну апаратну модель цифрового пристрою для послідовного моделювання багатозначних вхідних наборів та багаторазового підвищення швидкодії аналізу перехідних процесів у комбінаці-йних пристроях;

5. Удосконалено вбудовану модель процесу аналізу та верифікації цифрової системи на кристалі з використанням апаратури Aldec HESTM (Hardware Embedded Simulator), що інтегрована в маршрут проектування та верифікації.

Практичне значення отриманих результатів визначається:

6. Реалізацією програмно-апаратного комплексу MV-HES (Multi-Valued Hardware Embedded Simulator), що дозволяє верифікувати складні цифрові SoC на ранніх стадіях проектування;

7. Інтеграцією комплексу MV-HES з програмним продуктом Active HDL, що дозволило у 2-5 разів скоротити загальний час проектування цифрових систем великої розмірності, реалізованих на ПЛІС;

8. Тестуванням програмно-апаратного комплексу MV-HES шляхом його порівняння з існуючими світовими аналогами, перевіркою всіх функціональних режимів за допомогою тестових прикладів з відкритих бібліотек провідних фірм світу в галузі моделювання, верифікації та проектування цифрових систем – Aldec, Cadence, Synopsis,Xilinx, Altera;

9. Впровадженням практичних результатів у технологічний та навчальний процеси у вигляді програмно-апаратного комплексу MV-HES, що дозволяє здійснювати багатозначне моделювання перехідних процесів цифрових SoC при вирішенні задач синтезу тестів та часової верифікації.

СПИСОК ОПУБЛІКОВАНИХ РОБІТ ЗА ТЕМОЮ ДИСЕРТАЦІЇСПИСОК ОПУБЛІКОВАНИХ РОБІТ ЗА ТЕМОЮ ДИСЕРТАЦІЇ

1. Кулак Э.Н., Каминская М.А., Уади Гариби, Хассан Ктейман. Эвристический метод анализа тестопригодности для тестирования цифровых схем детерминированным тестом // Радиоэлектроника и информатика.– 2005.– №3.– С.113-118. 2. Кулак Э.Н., Каминская М.А., Уади Гариби, Хаcсан Ктейман, Гузь О.А. Модификация цифровых схем с использованием метода анализа тестопригодности TADATPG (часть 2) // Радиоэлектроника и информатика.– 2005.– № 4(33).– С.60-68.

3. Хаханов В.И., Побеженко И.А., Хаcсан Ктейман, Уади Гариби HES-MV – аппаратный метод моделирования устройств // АСУ и приборы автоматики: Сб. науч. труд. – Харьков,– 2005.– № 4(133).– С.4-12.

4. Хаханов В.И.,Елисеев В.В., Обризан В.И., Уади Гариби, Хаcсан Ктейман Иерархическое тестирование программно-технических комплексов // АСУ и приборы автоматики: Сб. науч. труд. – Харьков,– 2005.– № 1(134).– С.93-102.

5. Хаханов В.И., Елисеев В.В., Обризан В.И., Уади Гариби, Хаcсан Ктейман Ассерt-метод верификации цифровых систем на основе стандарта IEEE 1500 SECT // АСУ и приборы автоматики.– 2005: Сб. науч. труд. – Харьков,– 2005.– № 3(132).– С.93-105.

6. Хаханов В.И., Хаханова И.В., Уади Гариби Методы аппаратного моделирования цифровых систем на кристаллах // АСУ и приборы автоматики: Сб. науч. труд. – Харьков,– 2006.– Выпуск 136.– С.56-65.

7. Хаханов В.И., Парфентий А.Н., Хаcсан Ктейман, Уади Гариби HEDEFS– программно-аппаратная система моделирования неисправностей // Радиоэлектроника и информационные технологии: Сб. науч. труд. – Харьков,– 2006.–№3.– С.77-84...

8. Kaminskaya M.O., Melnikova O.V., Sami Ulah Khan, Ghribi W. Improving Test Quality by Applying Boundary Scan Technology // Proceedings of the 2nd East-West Design and Test Workshop, 23-26 September, 2004. – Alushta. –2004. – P.263-268.

9. Stanley Hyduke, Vladimir Hahanov, Volodymyr Obrizan, Wade Ghribi. PRUS- Spherical Multiprocessor for Computation of Boolean equations // Proceedings of the 8th International Conference CADSM 2005. – Lviv, Ukraine. – 2005. – P.41-48.

10. Zinchenko Yu., Pidoshovka A., Wade Ghribi. Hardware embedded deductive fault simulation // Материалы 10-го международного молодежного форума “Радиоэлектроника и молодежь в 21 веке”.– Х.: ХНУРЭ.– 2006. – С.587.

11. Vladimir Hahanov, Volodymyr Obrizan, Vladimir Yeliseev, Wade Ghribi. Hierarchical Testing of Complex Digital Systems // Proceedings of the International Conference Modern Problems of Radio Engineering, Telecommunications and Computer Science.– TCSET’2006, February 28 – March 4, 2006.– Lviv-Slavske, Ukraine.– 2006.– P.426-429.

12. Обризан В.И., Каменюка Е.А., Хассан Ктейман, Уади Гариби. Сферический мультипроцессор для решения систем булевых уравнений // Материалы 9-го международного молодежного форума “Радиоэлектроника и молодежь в 21 веке”.– Харьков: ХНУРЭ.– 2005.– С.541.

13. Каминская М.А., Побеженко И.А., Уади Гариби. Использование технологий сканирования при анализе тестопригодности цифровых устройств // Материалы6-й международной научно- практической конференции “Современные информационные и электронные технологии”.– Одесса, Украина.– 2005.– С.72.

14. Kaminskaya M.O., Hahanov V.I., Ghribi W., Kamenuka E.A. Quantitive Estimation of the Testability for Complexity Digital Devices Before Test Generation // Proc. of the 12th Intern. Conference “Mixed Design of Integrated Circuits and Systems”.– Krakow, Poland.– 2005.– Р.451-454.

15. Hahanova I., Obrizan V., Ghribi W., Yeliseev V., Ktiaman H., Guz O. Hierarchical Hybrid Approach to Complex Digital Systems Testing // Proceedings of the 3rd East-West Design and Test Workshop, September 15-19, 2005. – Odessa, Ukraine. – 2005. – Р.254-256.

16. Vladimir Hahanov, Eugene Kamenuka, Hassan Ktiaman, Wade Ghribi. High-Speed Method of Hardware Simulation.– CADSM’2007, 19–24 February, 2007.– Lviv-Slavske, Ukraine. – 2007.– P.150-153.

17. Hahanova I., Pobegenko I., Ghribi Wade, Ktiaman Hassan. Lifting Structure Implementation of Discrete Wavelet Transform for Filter Bank 5/3 // Proceedings of the International Conference Modern Problems of Radio Engineering, Telecommunications and Computer Science.– TCSET’2006.– Lviv-Slavske, Ukraine.– 2006.– P.150-153.

18. Hahanov V., Kaminska M., Ghribi W. Hardware Fault free Simulation for SoС // Proceedings of the MIXDES.– Poland.– 2007.– Р.394-397.

19. Хаханова И.В., Хассан Ктейман, Уади Гариби. HES+ARM BOARD HW/SW COSIMULATOR для верификации сверхсложных систем на кристаллах // Материалы научно-практической конференции “Информационные технологии – в науку и образование”.– Харьков.– 2005.– С.101.

20. Vladimir Hahanov, Hassan Ktiaman, Wade Ghribi, Elena Fomina. HEDEFS – Hardware Embedded Deductive Fault Simulation // The 3rd IFAC Workshop Discreet Event System Design.– Zielona Gora, Poland.– 2006.– P.25-29.

21. Хаханова А.В., Елисеев В.В., Егоров А.А., Уади Гариби, Хассан Ктейман. Иерархический подход к тестированию сложных цифровых систем // Материалы международного радиоэлектронного форума.– Харьков.– 2005.– C.285-288.

АНОТАЦІЯАНОТАЦІЯ

Уаді Гарібі. Моделі та методи апаратного моделювання цифрових систем на кристалах.– Рукопис.– Дисертація на здобуття наукового ступеня кандидата технічних наук за спеціальністю 05.13.13 – обчислювальні машини, системи та мережі.– Харківський національний університет радіоелектроніки, Харків, 2007.

Мета дисертаційного дослідження – суттєве (у x10, x100, x1000 разів) підвищення швидкодії синхронного моделювання та часової верифікації обчислювальних систем на кристалах шляхом використання багатозначних апаратних моделей компонентів, що дозволяють розширити функціональні можливості засобів логічного hardware-аналізу в цілях ідентифікації перехідних процесів та визначення змагань на ранніх стадіях проектування цифрових виробів.

Основні результати: моделі тестування та верифікації цифрових проектів, орієнтовані на апаратну імплементацію з метою суттєвого (х10, х100, х1000) зменшення часу моделювання; апаратурна реалізація трійкового методу моделювання справної поведінки HES-MV – Hardware Embedded Simulation based on Multi-Valued alphabet, який використовує апаратурні моделі цифрових проектів великої розмірності вентильного та регістрового рівнів опису; структурні рішення для реалізації моделей логічних елементів, що мають по два розряди для кодування чотирьох станів кожної вхідної або вихідної лінії пристрою; апаратні моделі цифрових пристроїв та примітивів, які дозволяють розширити функціональність апаратного методу моделювання для аналізу перехідних процесів і суттєво підвищити швидкодію програмного моделювання при верифікації проектів.

Практична значущість застосування технології апаратного моделювання полягає у тому, що з’явилась можливість суттєво (на 15-30%) зменшити час появи готового виробу на ринку електронних технологій (time-to-market).

Ключові слова: моделювання, верифікація, цифрові системи на кристалах, аналіз перехідних процесів.

АННОТАЦИЯАННОТАЦИЯ

Уади Гариби. Модели и методы аппаратного моделирования цифровых систем на кристаллах.– Рукопись.– Диссертация на соискание ученой степени кандидата технических наук по специальности 05.13.13 – вычислительные машины, системы и сети.– Харьковский национальный университет радиоэлектроники, Харьков, 2007.

Цель диссертационного исследования –существенное (x10, x100, x1000) повышение быстродействия синхронного моделирования и временной верификации вычислительных систем на кристаллах путем использования многозначных аппаратных моделей компонентов, позволяющих расширить функциональные возможности средств логического hardware-анализа в целях идентификации переходных процессов и определения состязаний на ранних стадиях проектирования цифровых изделий. Основные результаты: модели тестирования и верификации цифровых проектов, ориентированные на аппаратную имплементацию в целях существенного (х10, х100, х1000) уменьшения времени моделирования; аппаратурная реализация троичного метода моделирования исправного поведения HES-MV – Hardware Embedded Simulation based on Multi-Valued alphabet, который использует аппаратурные модели цифровых