АРСНК# | О | Address Parity Check – сигнал помилки паритету шини адреси

APICEN/ PICD1 | I | Advanced Programmable Interrupt Controller Enable – сигнал дозволу роботи АРІС високим рівнем під час спаду сигналу RESET. Якщо APIC дозволений, в робочому режимі виведення використовується для лінії даних APIC (Programmable Interrupt Controller Data 1)

ВЕ[7:5]# ВЕ[4:0]# | ОI/O | Byte Enable – сигнали, вказуючі на байти, що використовуються, шини даних в даному циклі шини. Сигнали ВЕ[0:3]# використовуються для завдання ідентифікатора APIC під час дії сигналу RESET. BE4# використовується як вхід під час циклу FLUSH в двопроцесорних системах

BF[1:0] | I | Bus Frequency – управління коефіцієнтом множення частоти.

BOFF# | I | Backo# – сигнал, що примусово переводить всі виходи у високоімпедансний стан. Якщо він вводиться під час шинного циклу, після зняття сигналу шинний цикл відновиться

ВР[3:2]# | О | Breakpoint – сигнали, вказуючі на попадання в точку зупинки по налагоджувальних регістрах DR3 і DR2

РМ/ВР

[1:0]# | О | Perfomance Monitor / Breakpoint – сигнали, вказуючі на попадання в точку зупинки по налагоджувальних регістрах DR1 і DR0, або спрацьовування лічильників, що використовуються для моніторингу продуктивності процесора

BRDY# | I | Burst Ready – вхід готовності, по якому завершується поточний цикл передачі даних.

BRDYCS | Burst Ready Сміттю – логічний еквівалент сигналу BRDY#

BREQ | О | Bus Requred – сигнал внутрішнього запиту процесором доступу до шини. Діє і в той час, коли процесор не управляє шиною

BUSCHK# | I | Bus Check – сигнал, яким система може повідомити про невдале завершення шинного циклу. При цьому адреса і управляючі сигнали фіксуються в регістрах MCR і при встановленому біті МСЕ в регістрі CR4 виробляється виключення «machine check exception». Не діє при активному сигналі STPCLK#

CACHE# | О | Для циклів, ініційованих процесором, указує на внутрішню кешованість циклу (при читанні) і на пакетний цикл у разі запису. Якщо сигнал під час читання неактивний, процесор не кешувати прийняті дані, незалежно від сигналу КЕN#. Сигнал використовується і для визначення довжини циклу (кількості передач)

CLK | I | Clock – зовнішній сигнал синхронізації процесора

CPUTYP | I | CPU Type – визначення типу процесора. В первинного (в двопроцесорній системі) або єдиного процесора виведення повинні бути заземлені, у вторинного – з'єднані з шиною VCC. Для процесорів OverDrive використовується для визначення необхідності вживання протоколу квітування (в системах з двома сокетами)

D/P# | О | Dual/Primary – індикатор процесора. Первинний процесор, управляючи шиною, встановлює низький рівень сигналу

D/C# | О | Data/Code – сигнал, що визначає тип шинного циклу (високий рівень при передачі даних пам'яті або введення-виведення, низький – при вибірці коду, в циклі підтвердження переривання або при зупинці)

D[63:0] | I/O | Data – сигнали шини даних

DP[7:0] | I/O | Data Parity – біти паритету байт [7:0] шини даних

[DPEN#] PICDO | I/O | Dual Processing Enable – дозвіл двопроцесорного режиму. Для вторинного процесора – вихід, що дозволяє первинному процесору (в якого цей сигнал є вхідним), визначити присутність вторинного по низькому рівню під час дії сигналу RESET. Використовується для індикації наявності процесора в сокеті. В робочому режимі використовується як лінія даних APIC

EADS# | I | External Address – індикатор присутності дійсної адреси на виведеннях шини адреси процесора. Використовується для виконання циклу стеження внутрішнього кеша

EWBE# | I | External Write Buffer Empty – індикатор пустки зовнішніх буферів запису. Якщо під час генерації циклу запису процесор знаходить неактивний стан цього сигналу, операція буде затримана для надання можливості зовнішнім буферам вивантажити свої операції на шину

FERR# | О | Floating Point Error – сигнал помилки математичного співпроцесора. Використовується як запит переривання помилково

FLUSH# | I | Cache Flush – сигнал для повного очищення внутрішнього кеша. По цьому сигналу проводяться всі зворотні записи, після чого спеціальним циклом підтвердження повідомить про завершення очищення. Якщо цей сигнал встановлюється перед закінченням дії сигналу RESET, процесор переходить в тестовий режим з високоімпедансним станом вихідних і двонаправлених ліній

FRCMCS | I | Functional Redundancy Checking Master/Checker – вхід, що визначає роль процесора у функціонально надлишковій парі: основний або перевірочний. Сприймається тільки під час сигналу RESETS

НІІІ, HITM# | О | Сигнали результатів операції стеження за трансакцією. HITS (Snoop Hit) указує на кеш-попадання. HITMS (Hit Modified) указує на попадання в модифікований рядок, забороняючи іншим контролерам шини звертатися до цих даних до виконання зворотного запису (WB). Сигнали з'являються через два такти після сигналу EADSS відповідного циклу стеження

HLDA | О | Hold Acknowledge – підтвердження надання управління локальною шиною іншому контролеру

HOLD | I | Hold Request – запит управління локальною шиною з іншого контролера

IERR# | О | Internal Error – сигнал виявлення внутрішньої помилки паритету або непорівняння в режимі FRC

IGNNES | I | Ignore Numeric Error – ігнорування помилки співпроцесора – замкне вироблення виключення. Використовується для сумісності з AT, де замість виключення виробляється апаратне переривання

INIT | I | Initialization – «м'яка» ініціалізація процесора. Сигнал приводить до скидання загальних регістрів і переходу по вектору, заданому при конфігурації по включенню. Вміст кеш-пам'яті, буферів запису і регістрів FPU не зачіпається. Якщо сигнал активний під час закінчення дії сигналу RESETS, процесор виконує BIST

UNT[1:0] (NMI, INTR) | I |