INV | I | Invalidation – вхід анулювання рядка у разі попадання в циклі опитування (під час дії сигналу EADSS)

KENS | 1 | Cache Enable – дозвіл кешування пам'яті, до якої відбувається звертання в поточному циклі

LOCKS | О | Bus Lock – сигнал монополізації управління шиною, виробляється на час виконання інструкції по префіксу LOCK і автоматично при виконанні інструкцій XCHG з пам'яттю, підтвердження переривання і доступу до таблиць дескрипторів

M/IOS | О | Memory/I0# Select – високий рівень указує на звернення до пам'яті (або зупинку), низький – на звернення до портів уведення-виведення або підтвердження переривання

NA# | I | Next Address – вхід, що сигналізує про готовність зовнішнього ОЗП прийняти наступну адресу звертання до завершення поточної передачі даних. Наступна адреса (разом із стробом EADSS) з'явиться через два такти після NAS. Процесор може тримати на зовнішній шині до двох незавершених циклів

PBGNT# | I/O | Private bus grant – лінія, що використовується в двопроцесорних системах для передачі управління локальною шиною

PBREQS | I/O | Private bus request – лінія запиту локальної шини в двопроцесорних системах

PCD | О | Page Cache Disable – замкне кешування сторінки (виведення стану біта PCD регістра CR3, каталогу або таблиці сторінок). PCD може примусово встановлюватися бітом загальної заборони кешування CD регістра CRO

PWT | О | Page Write Through – кешування сторінки з алгоритмом WT (виведення стану біта PWT регістра CR3, каталога або таблиці сторінок)

РСНК# | О | Patrity Check – сигнал помилки паритету будь-якого з дозволених байт

PEN# | I | Parity Enable – вхід, що визначає разом з бітом МСЕ регістра CR4 генерацію виключення у разі виникнення помилки паритету в поточному циклі читання

РІІІТ# | I/O | Private hit – сигнал кеш-попадання, що використовується для забезпечення когерентності первинної кеш-пам'яті в двопроцесорних системах

PHITM# | I/O | Private modified hit – сигнал кеш-попадання в модифікований рядок, що використовується для забезпечення когерентності первинної кеш-пам'яті в двопроцесорних системах

PICCLK | I | APIC Clock – синхронізація шини APIC

PRDY | О | Probe Ready – сигнал готовності зонда, що використовується апаратними засобами наладки. Вказує на зупинку нормального виконання у відповідь на сигнал R/S# (вхід в зондовий режим)

R/S# | I | Run/Stop# – вхід, що зупиняє нормальне виконання інструкцій і переводить в зондовий режим по негативному перепаду

RESET | I | Скидання процесора – конфігурація процесора, ініціалізація регістрів, очищення кеша (без виконання зворотного запису) і перехід до вектора скидання (за умовчанням 0FFFFFFF0h). Якщо після закінчення дії сигналу активний сигнал 1МN#, процесор виконує BIST

SCYC | О | Split Cycle – індикатор невирівняного циклу, що блокується (вимагає додаткових передач)

SMI# | I | System Management Interrupt – сигнал переривання для входу в режим SMM

SMIACT# | О | Сигнал індикації режиму SMM

STPCLK# | I | Stop Clock – асинхронний сигнал, що переводить процесор в стан Stop Grant з малим споживанням

WB/WT# | I | Write Back/Write Through – вхід, що дозволяє з точністю до кожного рядка визначити політику запису при кешуванні

TRSTft | I | Test Reset – сигнал скидання логіки ТАР

TCK | I | Test Clock – синхронізація при тестуванні по інтерфейсу JTAG

TDI | I | Test Data Input – вхідні дані при тестуванні по інтерфейсу JTAG

TOO | О | Test Data Output – вихідні дані при тестуванні по інтерфейсу JTAG

TMS | I | Test Mode State – вибір режиму тестування JTAG

VCC2 | I | Живлення ядра (2,9 В і нижче)

NC | I | No Connected – виведення, які повинні залишатися непідключеними

VCC2DET# | О | Сигнал управління регулятором напруги VCC2 (використовується для автоматичного включення другого джерела в процесорах з VRT)

VCC3 | I | Живлення інтерфейсу (3,3 В)

VSS | I | Загальний дріт живлення (GND)

W/R# | О | Write/Read – сигнал, що визначає тип шинного циклу (запис/читання)

На додаток до контролю паритету шини даних введений контроль паритету шини адреси. Знайдена помилка паритету біт А[31:5] шини адреси тільки викликає сигнал помилки APCHK#, який може бути оброблений системною логікою.

Пакетні цикли виконуються тільки при зверненнях до пам'яті, причому як при читанні (як це було в 486), так і при записі. Пакетні цикли пов'язані тільки з кешованою пам'яттю, при цьому кешованість пам'яті має на увазі і її підтримку пакетного режиму. Під час пакетного циклу сигнали дозволу байт і молодші біти адреси А не міняються (пакети завжди вирівняні по межах рядків кеша). Порядок чергування адрес (табл. 3.2), як і в процесора 486, оптимізований для двобанківської організації пам'яті. Знову з'явилася конвеєрна адресація на шині (як в 286 і 386), що дозволяє одночасно на шині бути присутнім двом обслуговуваним запитам. На рис. 3.1 і 3.2 наведені тимчасові діаграми одиночних і конвеєризованих пакетних циклів. Ознакою пакетного циклу (і його закінчення) є сигнал CACHE#. Зовнішня система не може перервати пакетний цикл, початий процесором (в 486 вона могла змусити процесор будь-який пакетний цикл перетворити в звичні сигналом RDY#). Конвеєризація запрошується