У загальному вигляді канонічні рівняння одночасного перенесення виглядають так:

У мікросхемі, що розглядається, реалізовані рівняння:

для позитивної логіки

для негативної логіки

Реалізація в мікросхемі саме даних рівнянь є результатом емпіричного підходу (направленого перебору варіантів). При цьому враховувалися питання технологічності виготовлення мікросхеми, зменшення об'єму обладнання і часу затримки вихідних сигналів при забезпеченні виконання всіх передбачених арифметичних і логічних операцій.

Схема АЛП, наведена на рис. 2.8, реалізована на одному кристалі, де використане 5 інверторів; 33 схеми І з числом входів 2-4; 13 схем АБО-НІ з числом входів 2-4; 2 чотиривходові схеми І – НІ; 8 схем .

Розглянемо тимчасові параметри схеми. Код результату будь-якої логічної або арифметичної операції з'являється на виході (з моменту одночасної подачі вхідних сигналів) через 24 нс. Поширення перенесення від рвх до Ргр відбувається за 10,5 нс; tзд.р сигналу від хі, уі до Ргр рівний 15 нс; tзд.р від хі, уі до рвх рівний 23 нс; tзд.р від рвх до Fі рівний 12 нс. На основі даної мікросхеми легко реалізовується п_розрядний суматор з послідовним поширенням перенесення між групами (див. рис. 2.5, б). Тут не потрібно додаткового обладнання. Максимальний час підсумовування п-розрядних кодів (п = 40) рівний

Наведена оцінка показує, що при розробці мікросхеми мінімізована саме величина tзд.р від рвх до Ргр, яка впливає визначальний чином на tS.

Мікросхема К155ИП4. У серії К155 для реалізації п-розрядних суматорів з одночасним багатоступінчастим перенесенням випускається спеціальна мікросхема К155ИП4 – схема прискореного поширення перенесення для арифметичного вузла. Умовне графічне позначення схеми, що використовується в режимі позитивної логіки, наведене на рис. 2.9, б. Розмірність цієї схеми m = 4 і функції, що виконуються нею, визначаються рівняннями (2.9). Ця мікросхема, що так само як і об'єднувана з нею мікросхема АЛП, реалізована не по канонічних рівняннях. Робота мікросхеми К155ИП4 в режимі негативної логіки визначається рівняннями

і наведена на рис. 2.9, а. Мікросхема реалізована, на 13 схемах І, одному інверторі, двох схемах АБО і трьох схемах АБО – НІ. Тимчасові параметри мікросхеми tзд.р від будь-якого входу до будь-якого виходу рівні 22 нс.

Схема 16-розрядного суматора, побудована на мікросхемах К155ИП3 і К155ИП4, наведена на рис. 2.10. Швидкодія даного суматора

Рис. 2.. Схема 16-розрядного суматора,

побудована на мікросхемах К155ИП3 і К155ИП4

Рис. 2.. Умовні графічні позначення мікросхем К500181 (а) і К500179 (б)

Мікросхеми К500ІП181 і К500ІП179.

Мікросхеми випускаються в серії К500. Вони виконують функції, аналогічні мікросхемам К155ИПЗ і К155ИП4 відповідно. Умовні графічні позначення мікросхем К500181 і К500179 наведені на рис. 2.11. Функції, що виконуються мікросхемою К500181 в режимі позитивної логіки, наведені в табл. 2.3.

Мікросхеми серії, К500 мають деякі відмінності від відповідних мікросхем серії К155: мікросхема К500181 в режимі позитивної логіки реалізовує функції Р, У, Pгр = f (xi, yi, рвх) і F = (x1 y1) рі–1; мікросхема К500179 – функції P1, P2, Р і У від Рі, Уі, 2*, pвх, мікросхема К500179 має не три виходи P1, P2, P3 (як в мікросхемі К155ИП4), а два.

Таблиця 2.

Канонічні рівняння, відповідно до яких виробляються сигнали на виходах P1 і P2, мають вигляд:

Схема 16-розрядного суматора, побудована на мікросхемах К500181 і К500179, наведена на рис. 2.12. Тут нарівні з одночасним перенесенням має місце послідовне поширення перенесення між АЛП1 і АЛП2 і між АЛП3, і АЛП4.

Рис. 2.. Схема 16-розрядного суматора,

побудована на мікросхемах К500ИП181 і К500ИП179

Швидкодія такого суматора буде оцінюватися формулою

Розглянемо тимчасові параметри мікросхем. Для мікросхеми К500179 час tзд.р від входів xi, уi до виходів Fi дорівнює 3-4 нс. Для мікросхеми К500181 поширення перенесення від входу pвх до виходу Ргр дорівнює 3,1 нс, час tзд.р від входів xi, уi до виходів Р і У дорівнює 5 нс, час tзд.р від входів xi, уi до виходу Ргр дорівнює 5 нс.

Мікросхеми, що виконують функції АЛП і РП, є основою побудови арифметично-логічних блоків ЄС-1033 (серія К155), ЄС-1060 (серія К500).

Розділ 3. Модульні операції

Реалізація арифметичних операцій кінцевого поля Галуа GF (р), кінцевого поля комплексних цілих чисел , кінцевих кілець ZМ, , зводиться до реалізації модульних операцій, тобто операцій додавання і множення, що виконуються по модулю деякого простого (іноді складного) числа. Те ж саме можна сказати про реалізацію операцій розширеного поля Галуа GF (рн), елементами якого є багаточлени, визначені над простим полем GF (р). Тому в основі арифметичного пристрою, що виконує операції над цими багаточленами, лежить пристрій, що виконує операції складання і множення по модулю р. Отже, ефективна реалізація модульних операцій визначає ефективність реалізації системи ЦОС загалом.

Мабуть, уперше з проблемою апаратурної реалізації модульних операцій зіткнулися при побудові ЦОМ, працюючої в системі залишкових класів. Існує два основних методи реалізації модульних операцій: метод табличної арифметики і метод додаткових зв'язків перенесень.

Метод табличної арифметики заснований на табличній реалізації модульних операцій. Цифри в таблиці додавання і множення по модулю М записуються в двійковій системі числення (або в k-значній системі). Далі складаються таблиці істинності для цифр кожного розряду двійкових (k-значних) еквівалентів М_значних чисел, присутніх в таблиці, і проводиться синтез відповідних пристроїв.

Приклад 3.1. Таблиці складання по модулю 3 відповідає табл. 3.1, в якій замість чисел 0, 1, 2 записані їх двійкові еквіваленти. З цієї таблиці виходять дві таблиці істинності для цифр першого розряду чисел табл. 3.1 (табл. 3.2) і цифр другого розряду цих чисел (табл. 3.3). Далі проводяться оптимальне довизначення і мінімізація функцій