Рис. 1.. Сторінковий режим зчитування стандартної DRAM (FPM)

Звернемо увагу на те, що інформація на виході мікросхем стандартної DRAM з'являється з деякою затримкою відносно спаду імпульсу CAS# і тримається тільки під час його низького рівня. Після підйому CAS# вихідний буфер мікросхеми переводиться в третій (високоімпедансний) стан. Стандартна пам'ять з часом доступу 60-70 нс в режимі швидкого сторінкового обміну при частоті системної шини 66 Мгц можуть забезпечити кращий пакетний цикл читання 5-3-3-3.

Наступною модифікацією пам'яті, направленою на підвищення продуктивності при тій же швидкодії запам'ятовуючих елементів, стала пам'ять EDO (Extended або Enhanced Data) DRAM. Ця пам'ять містить регістр-клямку (data latch) вихідних даних, що забезпечує деяку конвеєризацію роботи для підвищення продуктивності при читанні. Регістр "прозорий" при низькому рівні сигналу CAS#, а по його підйому фіксує поточне значення вихідних даних до наступного його спаду. Перевести вихідні буфери у високоімпедансний стан можна або підйомом сигналу ОЕ# (Output Enable), або одночасним підйомом сигналів CAS# і RAS#, або імпульсом WE#, який при високому рівні CAS# не викликає запису (в PC управління по входу ОЕ# практично не використовують).

Тимчасова діаграма роботи з EDO-пам'яттю в режимі сторінкового обміну наведена на рис. 1.3, цей режим іноді називають гіперсторінковим режимом обміну НРМ (Hyper Page mode). Його відмінність від стандартного полягає в підйомі імпульсу CAS# до появи дійсних даних на виході мікросхеми. Зчитування вихідних даних може проводитися зовнішніми схемами аж до спаду наступного імпульсу CAS#, що дозволяє економити час за рахунок скорочення тривалості імпульсу CAS#. Час циклу усередині сторінки для пам'яті з часом доступу 60 нс зменшується з 35 (28,5 Мгц) нс в стандартної DRAM до 25 (40 Мгц) не в EDO, підвищуючи продуктивність в сторінковому режимі на 40%. EDO-пам'ять з часом доступу 60-70 нс в режимі гіперсторінкового обміну при частоті системної шини 66 Мгц можуть забезпечити кращий пакетний цикл читання 5-2-2-2. Завдяки простоті даного удосконалення при одному і тому ж часі доступу запам'ятовуючих елементів, ціна EDO-пам'яті майже не відрізняється від ціни стандартної пам'яті. Проте її застосування дає ефект, сумірний з ефектом від установки стандартного асинхронного зовнішнього кеша. Більше того, установка такого кеша в систему з EDO-пам'яттю практично не дає підвищення продуктивності. В результаті поширився думка, що в EDO-пам'яті міститься внутрішній кеш, проте для простого регістра-клямки назва "кеш" звучить дуже урочисто.

Рис. 1.. Сторінковий режим зчитування EDO DRAM (НРМ)

Мікросхеми EDO DRAM застосовуються в сучасних SIMM-72 і DIMM-модулях, ці модулі конструктивно і за призначенням виведень сумісні із стандартними (FPM). Всі EDO-модулі не мають біт паритету (однобітні мікросхеми EDO не випускаються). Контрольні розряди 36-бітних EDO-модулів можуть використовуватися тільки в ЕСС-пам'яті, в якій доступ здійснюється завжди відразу до всіх байтів.

Результатом подальшого розвитку конвеєрної архітектури модулів пам'яті стали BEDO (Burst EDO) DRAM. В мікросхемах даного типу окрім регістра-клямки вихідних даних, стробованого тепер по фронту імпульсу CAS#, міститься ще й внутрішній лічильник адреси колонок для пакетного циклу. Це дозволяє виставляти адресу колонки тільки на початку пакетного циклу (рис. 1.4), а в 2-й, 3-й і 4-й передачах імпульси CAS# тільки запрошують чергові дані. В результаті подовження конвеєра вихідні дані як би відстають на один такт CAS#, зате наступні дані з'являються без тактів очікування процесора, чим забезпечується кращий цикл читання 5-1-1-1 для BEDO-пам'яті з часом доступу 60 нс при частоті шини до 66 Мгц. Затримка появи перших даних пакетного циклу окупається підвищеною частотою прийому подальших. BEDO-пам'ять застосовується в модулях SIMM-72 і DIMM, але підтримується далеко не всіма чіпсетами.

Рис. 1.. Сторінковий режим зчитування BEDO DRAM

Найбільш перспективна SDRAM (Synchronous DRAM) – швидкодійна синхронна динамічна пам'ять, що працює на частоті системної шини без тактів очікування усередині пакетного циклу, і забезпечує цикл читання 5-1-1-1 на частотах до 100 Мгц. Від звичайної (асинхронної) динамічної пам'яті, в якої всі внутрішні процеси ініціюються тільки сигналами RAStt, CAS# і WE#, пам'ять SDRAM відрізняється використанням постійно присутнього сигналу тактової частоти системної шини. Це дозволяє створювати усередині мікросхеми високопродуктивний конвеєр на основі елементів динамічної пам'яті з цілком звичайним часом доступу (50-70 нс). Синхронний інтерфейс забезпечує триразовий виграш в продуктивності в порівнянні з традиційними мікросхемами DRAM, що мають запам'ятовуючі осередки з тією ж швидкодією. Мікросхеми SDRAM є пристроями з програмованими параметрами, зі своїм набором команд і внутрішньою організацією чергування банків. Окрім команд запису і читання з програмованими параметрами пакетного циклу є команди автоматичної регенерації і переведення в режим зберігання даних зі зниженим енергоспоживанням. Довжина пакетного циклу читання і запису (burst length) може програмуватися (1, 2, 4, 8 або 256 елементів), цикл може бути перерваний спеціальною командою (без втрати даних). Затримка даних (кількість тактів) відносно команди читання (read latency) програмується для оптимального узгодження швидкодії пам'яті з частотою системної шини. Конвеєрна адресація дозволяє ініціювати черговий цикл звертання до завершення попереднього. Автоматична регенерація (цикл CBR) виконується по командах "Auto Refresh" (REFR), для збереження інформації потрібне виконання команд REFR з періодом 15,6 мкс (стандартна регенерація, 4096 команд за 64 мс). Існують і модифікації зі зниженою частотою регенерації (extended refresh). По команді "Self