Рис. 2.3. Схема дешифратора, що реалізовується на двох мікросхемах К155ИД3

Рис. 2.4. Схема здвоєного дешифратора-демультиплексора (К155ИД4)

У серії мікросхем К500 також випускаються мікросхеми, що виконують функції дешифраторів, мультиплексорів. Наприклад, при комутації виходів мікросхеми К500ЛМ101 виходить дешифратор низького рівня на два входи і чотири виходи, що і показано на рис. 2.5.

Рис. 2.5. Умовне графічне позначення мікросхеми К500ЛМ101 (а)

і схема дешифратора низького рівня (б)

Об'єднання мікросхеми К500ЛМ101 з мікросхемою К500ЛМ105 дозволяє створити дешифратор високого рівня (рис. 2.6).

Рис. 2.6. Схема дешифратора високого рівня (б)

і умовне графічне позначення мікросхеми К500ЛМ105 (а)

У серії К500 випускаються мікросхеми К500ИД161 і К500ИД162; їх умовні графічні позначення наведені на рис. 2.7. Мікросхеми мають по два керуючих входи v1 і v2. Їх функціонування подібно функціонуванню мікросхеми К155ИД3. При значеннях v1v2 = 00 ці мікросхеми працюють як дешифратори; при v1v2 = 01 або 10, або 11 на всіх виходах незалежно від кодів на входах виробляються сигнали, рівні 1.

Рис. 2.7. Умовне графічне позначення дешифраторів низької частоти (К500ИД161М) (а) і високої частоти (К500ИД162М) (б).

Нарощування числа входів і виходів дешифратора здійснюється за рахунок об'єднання мікросхем К500ЛМ105, К500ІД161 і К500НД162. Відповідні схеми дешифраторів на 32 і 16 виходів низького і високого рівня наведені на рис. 2.8 і 2.9.

Рис. 2.8. Схема дешифратора низького рівня на 32 входи

Рис. 2.9. Схема дешифратора високого рівня на 16 входів

Зараз практично в будь-якій ЕОМ застосовується контроль по модулю 2 (контроль парності, непарності). При ньому до п-розрядного коду двійкового слова (х2 х2 … хп) додається один контрольний розряд хп+1. В ньому фіксується код, відповідний парному або непарному числу одиниць, що містяться в n-розрядному слові. Код розряду хп+1 вибирається так, щоб сума

була парною (рівна нулю) або непарною (рівна одиниці). При цьому справедливі наступні еквівалентності:

для коду непарності

для коду парності

Схеми, що забезпечують отримання коду хп+1, називаються схемами згорток по модулю 2 або схемами контролю парності, непарності. Вони реалізовуються відповідно до пірамідальної схеми, зображеної на рис. 2.10. Ця схема забезпечує отримання коду парності. Побудована вона на елементах, що виконують функцію «що виключає АБО» (складання по модулю 2). Схеми, що розглядаються, випускаються в складі серійних інтегральних мікросхем: в серії К155 і КМ155 – 8-розрядна схема контролю парності і непарності (К155ИП2 і КМ155ИП2); в серії К500 – схема контролю парності на 12 входів (К500ИЕ160). Схема контролю парності і непарності (К155ИП2, КМ155ИП2) наведена на рис. 2.11. У табл. 1.4 відображений зв'язок між станами входів і виходів схеми.

Таблиця 1.4

Входи | Виходи

Інформаційні (х1 – х8) (сума одиниць) | Керуючі | S1

(пар.) | S2

(непар.)

v (пар.) | (непар.)

Парна | 1 | 0 | 1 | 0

Непарна | 1 | 0 | 0 | 1

Парна | 0 | 1 | 0 | 1

Непарна | 0 | 1 | 1 | 0

X | 0 | 0 | 1 | 1

X | 1 | 1 | 0 | 0

X – при будь-яких кодах на входах х1 – х8.

Рис. 2.10. Пірамідальна схема контролю парності, непарності

Рис. 2.11. Схема контролю парності і непарність (а)

і її умовне графічне позначення (б)

Схема має вісім інформаційних входів х1 – х8, два керуючих входи v, і два виходи: S1 – відповідає парному числу одиниць, S2 – непарному числу. Два виходи цієї схеми утворять парафазний контрольний код.

Схема складається з двох частин. Перша частина схеми – пірамідальна; її робота описується рівнянням

Це рівняння еквівалентне рівнянню

Реалізація схеми по попередньому рівнянню визначається технологічними причинами (потрібно відтворювати на кристалі менше число елементарних схем, що приводить і до зменшення tзд схеми).

Робота другої частини схеми описується рівняннями

і

За допомогою цієї схеми код v = 00 або v= 10 перетворюється в код S1S2 = 11 або S1S2 = 00 відповідно при будь-кому, кодах на інформаційних входах.

Входи v і є основою побудови повнорозрядних схем контролю парності і непарності. Повнорозрядна схема (32 розряди) наведена на рис. 2.12. У цій схемі код v, що подається на ліву мікросхему, управляє полярністю сигналів S1 і S2 на виході повнорозрядної схеми. Зміна коду v= 01 на код v= 10 приводить до інвертування коду на виходах S1, S2 при незмінних сигналах на інформаційних входах, що і відображено в табл. 1.4.

Рис. 2.12. 32- розрядна схема контролю, побудована на мікросхемах К155ІП2

Цікаві тимчасові параметри мікросхем, що розглядаються. Так, для мікросхеми К155ІП2 (КМ155ИП2) максимальний час затримки поширення сигналу від інформаційних входів (х1 – х8) до виходів S1, S2 дорівнює 68 нс, а від входів v, до виходів S1, S2 дорівнює 20 нс; = 20 нс; = 10 нс. Така різниця під часі затримки поширення сигналу позитивно позначається на тимчасових параметрах повнорозрядних схем контролю парності і непарності, побудованих у відповідності з рис. 2.12.

Висновки

Отже, в ЕОМ широко застосовуються схеми, в яких не використовується запам'ятовування інформації. Ці схеми називаються комбінаційними. До них також відносяться схеми суматорів, що широко використовуються в ЕОМ дешифратори, мультиплексори, демультиплексори.

Дешифратор – схема, що має п входів (xn – x1) і 2n виходів (F0 – F2n–1) і що використовується для перетворення n-розрядного двійкового коду на вході в певну комбінацію сигналів